（报告出品方/作者：长江证券，杨洋、钟智铧）

封装测试：半导体制造的“把关人”

封装测试是半导体产业链的重要组成部分，在产业链环节中主要进行已制作完成的集成 电路裸晶圆的封装与检测工作，包含封装与测试两个主要环节，是集成电路制造的后道 工序。其中，封装主要是将芯片进行内外电气连接以及为芯片提供外部物理保护，测试 则主要针对晶圆和成品芯片进行各项参数的检测，最终为客户提供完整的、可销售的芯 片成品。

具体而言，封装主要是将生产出来的合格晶圆进行切割、焊线、塑封，使芯片电路与外 部器件实现电气连接，为芯片提供机械物理保护。封装有着安放、固定、密封、保护芯 片和增强电热性能的作用，可以减少空气中的微粒等外部环境对裸芯片电气性能的影响； 此外，通过将芯片上的接点用导线连接到封测外壳的引脚上，这些引脚又通过印制板上 的导线与其他器件建立连接，实现内部芯片与外部电路的连接。经过封装的芯片可以在 更高的温度环境下工作，抵御物理损害与化学腐蚀，带来更佳的性能表现与耐用度，同 时也更便于运输和安装。

测试主要分为晶圆测试（CP）、最终测试（FT），是节约成本、验证设计、监控生产、保 证质量、分析失效以及指导应用的重要手段： CP 测试：由于工艺原因会引入各种制造缺陷，导致晶圆上的裸 Die 中会有一定量 的残次品，CP 测试的目的就是在封装前把封装好的芯片放在各种环境下，通过探 针与芯片上的焊盘接触，测试其电气特性（如运行速度、功耗、频率等），标记出 不合格的芯片，把正常工作的芯片按照电气特性分为不同的级别，缩减后续封测 的成本，常应用于功能测试与性能测试中； FT 测试：亦即封装后成品测试，是芯片出厂前的最后一道检测。在 CP 测试结束 后，会对晶圆进行切割，将完好且合格的芯片进行封装，过程中可能会引入新的缺 陷（如键合误差、封装材料质量问题），因此在芯片完成封装后需要对其进行 FT 测试才能最终发货。

封装和测试是集成电路中的重要组成部分，半导体封装测试的市场规模在全球半导体市 场中约占 10%~15%。据 WSTS，在 5G、新能源、HPC 等多种需求驱动下， 年全 球半导体市场规模在经历了 年的高度缺芯后仍保持了 4.40%的增长，整体市场规 模达 5801.26 亿美元。虽然由于周期变化的原因， 年整体半导体市场有一定压力， 但未来随着云计算、大数据、元宇宙、可穿戴设备等新兴市场和应用的快速增长，全球半导体市场规模有望继续保持较高的增长水平。而全球半导体封装测试的市场规模约占 全球半导体市场规模的 10%~15%，未来有望受益于半导体行业的整体成长而保持稳定 增长。

我国封测产业有望保持高于全球平均水平的速度增长。一方面在半导体产品的渗透率和 覆盖范围不断加大的驱动下，据汇成股份招股说明书，全球半导体封装测试市场行业销 售额从 年的 510.00 亿美元保持平稳增长至 年的 594.00 亿美元，预计 2025 年有望达到 722.70 亿美元；其中，我国大陆的半导体封装测试市场规模整体增速 高于全球，~ 年间复合增速达 12.54%，预计 ~2025 年间仍将保持 7.50% 的复合增速。

技术驱动专业化分工，先进封测打开高增通道

封装技术纵向发展，先进封装垒高行业门槛

半导体封装主要基于键合架构和基板材质进行分类，如传统封装中 WB 封装就是引线键 合+IC 基板的形式，若无 IC 基板则为 COB，有 IC 基板+倒装则为 FC 类封装。从 DIP、 SOP、QFP、PGA、BGA 到 CSP 再到 SIP，半导体封装技术的核心技术指标如引脚数 量、通信速度、稳定性和可靠性等，一代比一代先进，进入到二维向三维发展的技术通 道中。

封装技术有着较为明确的代际变化，其中先进封装技术与传统封装技术主要以是否采用 焊线（即引线焊接）来区分。传统封装一般利用引线框架作为载体，采用引线键合互连 的形式进行封装，即通过引出金属线实现芯片与外部电子元器件的电气连接；传统封装 主要是将晶圆切割为晶粒（Die）后，使晶粒贴合到相应的基板架的小岛（LeadframePad） 上，再利用导线将晶片的接合焊盘与基板的引脚相连（WireBond），实现电气连接，最 后用外壳加以保护（Mold，或 Encapsulation），典型封装方式有 DIP、SOP、TSOP、 QFP 等。 而先进封装主要是采用倒装等键合互连的方式来实现电气连接，主要包含倒装 （FlipChip），凸块（Bumping），晶圆级封装（Wafer level package，WLP），2.5D 封 装（interposer，RDL 等），3D 封装（TSV）等封装技术。实际上先进封装主要的“干 系”技术主要为 WLP、2.5D 封装和 3D 封装，但由于客户的需求多元化、定制化的快 速发展，近年来如台积电的 InFO、CoWoS，日月光的 FoCoS，Amkor 的 SLIM、SWIFT 等细分技术不断涌现。

围绕芯片的体积和性能的效率提升，封装技术经历了三次重大变革，目前正处于第四、 第五阶段的关键升级时期。半导体封装的三次重大革新分别为：第一次是在 20 世纪 80 年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第 二次是在 20 世纪 90 年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半 导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封 装面积减到最小。

封装技术升级的三个核心方向：元件→系统，单芯片→多芯片，平面→立体。从 XY 轴 向 Z 轴发展的过程中，半导体产品出现了系统级封装（SiP）等新的封装方式，从技术 实现方法出现了倒装（Flip Chip），凸块（Bumping），晶圆级封装（Wafer level package）， 2.5D 封装（interposer，RDL 等），3D 封装（TSV）等先进封装技术，如台积电为客户 提供的 Chiplet 封装技术 CoWoS 就是基于 2.5D 封装体系内 interposer 的技术，在硅中 介层上刻蚀μm 级 wire 和 TSV 通孔。目前，全球封装行业的主流技术处于以 CSP、 BGA 为主的第三阶段，并向以倒装封装（FC）、凸块制造（Bumping）、系统级封装（SiP）、 系统级单芯片封装（SoC）、晶圆级系统封装-硅通孔（TSV）为代表的第四阶段和第五 阶段封装技术迈进。

先进封装技术通过以点带线的方式实现电气互联，实现更高密度的集成，大大减小了对 面积的浪费，使得芯片成品可以实现更小的体积、更高的良率、更好的散热和更高的集 成度的目标，近年来市场规模和应用快速扩大， 据 Yole， 年，全球先进封装市场 规模超 300 亿美元，预计 2027 年可达近 600 亿美元。

高端封装（High-End）更加受益于整体通信和 AI算力体系对于体积和散热的要求提升， 5G 技术普及增加了高端封装需求，5G 芯片组较依赖先进封装技术，来实现高性能、小 尺寸和低功耗。同时由于 AI 芯片组需要运算速度更快的内核、更小巧的外形以及高能 效，AI 市场的不断扩张推动先进封装行业的增长。据 Yole 统计， 年全球高端封装 市场规模达 27.38 亿美元，其中手机&消费、通信&电信基础设施分别为 6.10、21.20 亿 美元，预计 2027 有望分别增长至 22.79、54.38 亿美元，~2027E 的复合增速可达 25%、17%。

先进封装已经成为兵家必争之地，代工厂、IDM、封测厂持续加大投入，已陆续完成部 分核心技术的布局，晶圆厂和 IDM 阵营以硅片加工实现互联为主，可提供更高速的连接 和更好的拓展性，如台积电的 CoWoS、Intel 的 EMIB；封装厂阵营则努力减少硅片加 工需求，提出更有廉价、更有性价比的方案，如日月光的 FOSoC、长电的 FDSOI 等， 晶圆与封装的互相渗透实际促成了更紧密的合作。

测试服务定制化升级，专业化分工新业态已成

半导体测试是半导体质量控制的重要环节，对于芯片制造而言，有缺陷的芯片能发现的 越早越好。在芯片领域有个十倍定律，从设计→制造→封装测试→系统级应用，每晚发 现一个环节，芯片公司付出的成本将增加十倍。 芯片测试分两个阶段，一个是 CP（Chip Probing）测试，也就是晶圆（Wafer）测试， 另外一个是 FT（Final Test）测试，也就是把芯片封装好再进行的测试。晶圆测试（CP） 可以在芯片封装前把坏的芯片拣选出来，以减少封装和后续测试的成本，成品测试（FT） 则是在芯片封装后按照测试规范对电路成品进行全面的电路性能检测以挑选出合格的 成品芯片交付给下游用户。半导体产品开发的成功与失败、产品生产的合格与不合格、 产品应用的优秀与不良均需要验证与测试，同时工艺改进和良率提升同样需要测试环节 反馈的指标参数的支持。

晶圆测试（Chip Probing，简称 CP）：是指通过探针台和测试机的配合使用，对晶圆上 的裸芯片进行功能和电参数测试，测试项目通常包括电压、电流、时序和功能的验证。 可以用来检测晶圆厂制造的工艺水平。晶圆制作完成之后，由于尚未进行划片封装，芯 片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针台来与测试机台连接。 CP 的难点是如何在最短的时间内挑出坏的裸 die。 晶圆测试过程：探针台将晶圆逐片自动传送至测试位置，芯片的端点通过探针、专用连 接线与测试机的功能模块进行连接，测试机对芯片施加输入信号并采集输出信号，判断 芯片功能和性能是否达到设计规范要求。测试结果通过通信接口传送给探针台，探针台 据此对芯片进行打点标记，形成晶圆的 Mapping，即晶圆的电性测试结果，并在切割后 进行筛选。

成品测试（Final Test，简称 FT）：是指通过分选机和测试机的配合使用，对封装完成 后的芯片进行功能和电参数测试。分选机将被测芯片逐个自动传送至测试工位，被测芯 片的引脚通过测试工位上的基座、专用连接线与测试机的功能模块进行连接，测试机对 芯片施加输入信号并采集输出信号，判断芯片功能和性能是否达到设计规范要求。测试 结果通过通信接口传送给分选机，分选机据此对被测芯片进行标记、分选、收料或编带。 芯片成品测试系统通常由测试机、分选机、测试座组成。FT测试一般分为ATE（Automatic Test Equipment）测试和 SLT（System Level Test）测试，需要 Tester（ATE）+ Handler + Socket，要完成 FT 测试则需要软硬件条件同时具备。

除封测厂自身的测试服务外，第三方测试服务已逐步成为半导体封装测试的重要补充， 也是专业化分工持续深化的表现。20 世纪 90 年代电子产品主要是家电、玩具、钟表等， 所需芯片主要以 COB 封装为主，对品质的要求相对较低，IDM 厂、封测厂可直接完成 相应测试；随着电子终端品在 21 世纪以来逐渐向手机、数码类产品发展，其所需芯片 制程也不断提升，无论是晶圆制造还是封装环节对于良品率的提升难度持续增加，需要 进一步用更高精度和更高效率（如自动化测试）的测试来实现工艺改进和良率控制，半 导体市场第三方独立测试商逐步发展起来，本质上是半导体行业持续进行专业化分工的 表现。

专业测试市场需求持续扩大。据伟测科技招股说明书，集成电路测试成本约占设计营收 的 6%-8%， 年中国大陆的测试服务市场规模约为 300 亿元，全球的市场规模为 892 亿元。2025 年，预期全球测试服务市场将达到 1094 亿元，其中，中国测试服务市 场将达到 550 亿元，占比 50.3%。

先进制程+先进封装对于良率的挑战进一步扩大了高端测试服务的需求。随着物联网、 云计算、人工智能、新能源汽车等领域新型应用终端的涌现，对低功耗、低成本、小尺 寸芯片的需求大大上升，高性能 SoC 以及采用 SiP 封装工艺的芯片逐渐成为市场主流。 以 SoC 为例，SoC 通过嵌入中央处理器、存储器以及外围电路等达到高效集成的性能 表现。高端 SoC 的结构极其复杂，必须针对性的开发测试方案，验证各个功能的有效 性，随着单颗 SoC 芯片的价值量越来越高，为之配套的测试服务的重要性越发突出， 测试难度大幅上升，测试时间也越来越长，有望提高测试费用在总成本中的比例。

先进封测正在进行中的时代变革：Chiplet

全球竞逐先进封装行业，半导体行业迎来新变革。摩尔定律自从 7nm 工艺节点以后发 展速度逐步放缓，如何突破限制继续推进芯片性能提升、成本降低成为了半导体行业技 术发展的核心关注点，当前各项技术中 Chiplet、2.5D/3D 先进封装已逐步成熟，部分龙 头已采用 Chiplet+先进封装的形式推进产品技术迭代。 在先进封装领域，有两条由应用驱动的技术路径。其主要目标之一是提升互联密度，从 而解决芯片之间的通信带宽，代表产品是基于 2.5D/3D 高级封装的 HBM DRAM 接口标 准，使用 HBM 可以将 DRAM 和处理器（CPU，GPU 以及其他 ASIC）之间的通信带宽 大大提升，从而缓解这些处理器的内存墙问题。目前，HBM 已经成为高端 GPU 的标配， 同时也应用于部分针对云端处理的 AI 芯片（例如谷歌的 TPU）中。 除此之外，另一条技术路径是 Chiplet，即在封装系统里面不再使用少量的大芯片做集 成，而是改用数量更多但是尺寸更小的芯片粒（Chiplet）作为基本单位。 Chiplet（芯粒）是一种可平衡计算性能与成本，提高设计灵活度，且提升 IP 模块经济 性和复用性的新技术之一。Chiplet 实现原理如同搭积木一样，把一些预先在工艺线上 生产好的实现特定功能的芯片裸片，再将这些模块化的小芯片（裸片）互连起来，通过 先进的集成技术（如 3D 集成等）集成封装在一起，从而形成一个异构集成系统芯片。

Chiplet 技术是一种通过总线和先进封装技术实现异质集成的封装形式。Chiplet 封装 带来的是对传统片上系统集成模式的革新，主要表现在：（1）良率提升：降低单片晶圆 集成工艺良率风险，达到成本可控，有设计弹性，可实现芯片定制化；（2）Chiplet 将 大尺寸的多核心的设计，分散到较小的小芯片，更能满足现今高效能运算处理器的需求； （3）弹性的设计方式不仅提升灵活性，且可实现包括模块组装、芯片网络、异构系统与 元件集成四个方面的功能，从而进一步降低成本（例如某些对于逻辑性能需求不高的模 组可以使用成熟工艺）并提升性能。

基于小芯片的面积优势，Chiplet 可以大幅提高大型芯片的良率。目前在高性能计算、 AI 等方面的巨大运算需求，推动了逻辑芯片内的运算核心数量快速上升，与此同时，配 套的 SRAM 容量、I/O 数量也在大幅提升，使得整个芯片不仅晶体管数量暴涨，芯片的 面积也不断增大。通过 Chiplet 设计将大芯片分成更小的芯片可以有效改善良率，同时 也能够降低因为不良率而导致的成本增加，多芯片集成在越先进工艺下(如 5nm)越具有 显著的优势，因为在 800mm²面积的单片系统中，硅片缺陷导致的额外成本占总制造成 本的 50%以上。

基于芯片组成的灵活性，Chiplet 能降低芯片制造的成本。一颗 SoC 包含不同的计算单 元，同时也有 SRAM、各种 I/O 接口、模拟或数模混合元件，其中逻辑计算单元通常依 赖于先进制程提升性能，其他部分对于制程工艺的要求并不高，有些即使采用成熟工艺， 也能够发挥很好的性能。因此，将 SoC 进行 Chiplet 化之后，不同的芯粒可以根据需 要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都 采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。

目前可应用于 Chiplet 的封装解决方案主要是 SIP、2.5D 和 3D 封装。其中，2.5D 封装 技术发展已经非常成熟，并且已经广泛应用于 FPGA、CPU、GPU 等芯片当中，近年 来，随着 Chiplet 架构的兴起，2.5D 封装也成为了 Chipet 架构产品主要的封装解决方 案。其最大特色是采用 Interposer (中介层) 做为整合媒介，主要作为放置于其上的小芯 片间的通讯互联，以及芯片们与载板间的联结。

2.5D 封装让芯片的互联变得更加高效，使得不同用途的芯片可以在使用不同节点的制 程制造后进行集成，大幅降低设计难度和加工成本、提高芯片良率，同时在制程迭代进 度趋缓的背景下让摩尔定律的延续成为可能。此外，为了节省芯片面积，封装也将在此 基础上，从 2D/2.5D 转向 3D 堆叠。从研发的角度来看，由于不同技术节点的 IP 核 迁移时间成本较高，而利用 Chiplet 技术可以只迭代一个芯片模组中的部分核心，从而 达到在时间和资金层面节约研发成本的目的。此外，还有 HD-FO (High density Fan-out) 封装技术，目前虽仍仅应用在较基础的异质元件整合 (如逻辑 IC 与 HBM 的整合)，但 随技术持续进步搭配其低成本优势，未来可能有机会进一步成为 Chiplet 采用者的另一 封装选择。 3D 封装能够帮助实现 3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计 选择。但是，3D 封装的技术难度也更高，目前主要英特尔和台积电掌握 3D 封装技术并 实现商用。

随着 Chiplet 应用的快速推广，封测行业的技术和资本壁垒将得到提高，高端先进封装 或将集中于少数 OSAT 龙头及台积电、英特尔等提供封装服务的晶圆厂。过去，封测行 业在集成电路产业链的下游，毛利率和竞争壁垒均低于上游环节。未来，Chiplet 所带 动的 2.5D 封装/3D 堆叠技术含量或将远高于传统封装，先进封装的毛利率或将超过 40%，高盈利能力又将进一步赋能企业提高研发及资本投入强度，进而形成强者恒强的 局面；因此，我们判断，高端先进封装市场或将集中于几家封测龙头及晶圆厂。

Chiplet 融合了晶圆厂部分中后道技术，所以台积电为代表的晶圆厂推出了封装解决方 案，但 Chiplet 多数环节还是基于传统和先进封装，封装厂的经验积累和制造加工尤其 重要。同时，晶圆加工注重通用和归一，而封装注重客户个性化需求，能灵活发展各类 封装技术专长，快速提供满足市场需求的 Chiplet 产品，封装厂发展 Chiplet 大有可为 之处。

需求庞大+科技限制，先进封装解决关键痛点

在全球半导体高速发展的背景下，我国半导体市场增长尤其迅猛，在全球半导体市场中 占据重要地位，但自供能力不足和全球性事件的扰动大幅提升我国半导体国产化需求， 尤其是中美关系变化、产业链价值分配重构竞争加剧的当下，提升我国半导体产业链自 主可控能力的需求更为迫切。据 IC Insight， 年国内半导体公司产值全球市占率仅 6.1%，占国内 IC 市场规模仅 16.7%。供需之间巨大的差距是我国半导体行业当前亟待 解决的重中之重，设备、材料的国产化率也较低，较大程度影响到了我国半导体产业链 的安全。

庞大的市场+较低的半导体国产化水平，叠加愈演愈烈的 AI 浪潮时代机遇，我国半导体 产业有望迎来总量增加+国产化率的时代机遇。自 年年底以来，以 ChatGPT 为首 的 AI 大模型成为社会热点，技术变化和应用落地日新月异，各家头部互联网厂商、科 研院所、政府组织都在加大对 AI 大模型的投入，未来 AI 大模型的训练和推理应用有望 成为社会发展的核心引擎之一。 年 4 月 19 日在华为第 20 届全球分析师大会上， 华为预计到 2030 年全球通用算力增长 10 倍到 3.3ZFLOPS，人工智能算力增长 500 倍 超过 100ZFLOPS，未来算力将成为社会发展的核心支柱，相应的算力芯片将成为发展 底座。

我国高度重视数字中国相关领域发展。4 月 17 日国家超算互联网工作启动会发起成立 国家超算互联网联合体，未来科技部将通过超算互联网建设，打造国家算力底座，促进 超算算力的一体化运营。4 月 18 日我国成立 GPT 产业联盟，核心单位为移动、电信、 联通、广电等，国家队加速推进 AI 模型规范化发展，硬件国产化有望进一步深化。

值得重视的是，一方面是已然来临的时代机遇，一方面是我国仍然受海外科技限制，更 为迫切需要推进除先进制程以外的算力硬件提升方案——Chiplet。Chiplet 被视为中国 与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的 突破。由于外部环境的影响，我国难以以正常途径获取算力芯片，在芯片制造方面也受 到多种限制，如我们前文所述的 Chiplet 先进封装能够一定程度降低芯片对于先进制程 的依赖，通过相对成熟的芯片制程和相对较好的成本优势来实现近似先进制程的综合效 果，一定程度上能够降低我国 AI 算力芯片产业所受科技限制的负面影响，未来 Chiplet 产业有望成为国内半导体产业的关键方向。以壁仞科技和寒武纪为例，壁仞科技 BR100 系列通用 GPU 芯片针对采用 7nm 制程，并创新性应用 Chiplet 与 2.5D CoWoS 封装技 术，兼顾高良率与高性能，核心性能达全球领先水平，相较市售主流产品实现 3 倍以上 的性能提升；寒武纪则是基于 7nm 制程工艺开发出思元 370，是公司首款采用 Chiplet （芯粒）技术的 AI 芯片，集成了 390 亿个晶体管，最大算力高达 256TOPS(INT8)，是 寒武纪第二代产品思元 270 算力的 2 倍。

周期触底在即，半导体封测投资价值风起浪涌

封测是景气的晴雨表，受景气的影响较为明显。基于下游需求、产能扩张和库存变化三 大维度，我们一般将半导体行业划分为 8-10 年的关键产品大周期（核心为新产品的总 量、渗透率和单应用半导体价值量）、3-5 年的产能中周期（核心为晶圆厂、封测厂的资 本开支与产能扩张进度）以及 3-5 个季度的库存短周期（核心为下游应用的季度性库存 情况）。 行业下行渐近尾声，封测有望率先感受行业“暖气”。基于三大周期维度分析，当前处于 年年中起的新一轮大周期中的第一轮中型周期末尾、第二轮中型周期起点的过渡 阶段。一方面下游需求随着 年社会经济活动逐步恢复进入复苏阶段，另一方面中 游产能扩张已逐步降速，降价、减产、计提陆续进行，供需关系有所改善， 年以来 半导体月度销售金额增速已进入加速下滑阶段， 年 2、3 月销售金额为 397.0、 398.3 亿美元，同比下滑-20.66%、-21.25%，半导体行业景气下行期已进入后半段。未 来，随着 AI 应用的爆发，行业有望进入下一轮增长周期，整体景气的复苏有望驱动封 测行业逐步改善经营情况。

从需求跟踪而言，虽然难言反转，但复苏节奏保持稳健。全球政治形势仍旧动荡，但随 着我国社会经济活动逐步走向正常，经济活力有所释放，整体需求出现改善趋势。 Q1 全球智能手机出货量为 2.8 亿部，同比下滑 14.15%，下滑幅度环比 Q4 有 所回升；从面板出货口径来看，电视、显示器、笔电、平板的出货量自 年 1 月以 来逐步改善，平板保持同比正增长，电视、显示器、笔电的单月下滑幅度也逐步收窄。 除 3C 类消费品外，随着 618 购物节的临近，以及传统旺季的到来，我国家电主要产品 如彩电、空调、冰箱、洗衣机的单月产量同比增速逐步提升，4 月同比增速分别达 13.78%、 13.50%、28.89%、41.70%。

需求缓慢复苏逐步在半导体供应侧有所反映，收入和库存都已逐步改善。以数据相对高 频的台股 IC 公司为例，台股主要 IC 设计公司的月度收入在 年 1-3 月实现逐步回 升，当前 IC 设计环节单月同比仍下滑 20%-40%，封测业下滑中枢则相对高，结合台股 IC 设计公司和封测公司的库存来看，目前台股 IC 设计公司季度库存增速快速下滑， Q4、Q1 库存增速已转负，分别为-2.46%、-12.12%，已进入去库阶段；同时 台股主要封测公司如日月光、力成同样进入库存增速加速下滑阶段，Q1 日月光、 京元电子已转负，分别为-0.62%、-7.06%。从一般传导路径而言，设计公司库存加速去 化后封测公司也将进入去库存阶段，行业整体经营情况已现改善趋势。

值得注意的是，结合全球主要电子元件分销商的库存变化和晶圆厂的稼动率变化，我们 能够观察到两个重要现象：销售口径而言，全球头部分销商大联大在 Q1 库存同比 增速转负，国内深圳华强已连续三个季度库存同比增速为负，其余公司整体库存增速中 枢均逐步下降，仅安富利压力还相对较大；供给角度而言，据 Trendforce 预计，Q1 或为全球主要晶圆厂稼动率的底部，考虑到销售口径、设计及封测公司的库存情况，后 续晶圆厂稼动率或将逐步提升，进一步抬升半导体整体底部区域。

（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）

精选报告来源：【未来智库】。「链接」