本发明的各种实施方式总体上涉及半导体存储器装置。具体地，这些实施方式涉及一种三维结构的半导体存储器装置。
背景技术：
为了获得消费者所需的优异性能和低成本，需要增加半导体存储器装置的集成度。在二维或平面半导体存储器装置的情况下，由于通过单位存储器单元所占据的面积来确定集成度，所以集成度受到精细图案形成技术的水平极大影响。然而，由于图案的精细形成需要昂贵的设备，所以二维半导体存储器装置的集成度受到限制。为了克服这种限制，已开发了存储器单元三维地排列的三维结构的半导体存储器装置。
随着存储器单元的尺寸减小，包括在半导体存储器装置中的用于半导体存储器装置的操作和电联接的操作电路和布线的结构变得越来越复杂。因此，需要具有改进的集成度和优异的电特性的存储器装置。
技术实现要素：
在实施方式中，一种半导体存储器装置可包括层叠在基板上方的多条选通线和多条布线。选通线可层叠在基板的设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域上方，并且可被沟道结构穿过。布线可层叠在基板的设置在第一单元阵列区域和第二单元阵列区域之间的间隔区域上方以及基板的在第一方向上设置在第一单元阵列区域和第二单元阵列区域以及间隔区域的两侧的第一联接区域上方。各条布线可包括在第一方向上横穿间隔区域的线部分以及设置在第一联接区域上方的延伸部分。在第二方向上，延伸部分的宽度可大于线部分的宽度。
在实施方式中，一种半导体存储器装置可包括：第一基板，其限定有设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域、介于第一单元阵列区域和第二单元阵列区域之间的间隔区域、在第一方向上设置在第一单元阵列区域和第二单元阵列区域以及间隔区域的两侧的第一联接区域以及在第二方向上设置在第一单元阵列区域和第二单元阵列区域以及间隔区域的两侧的第二联接区域；选通线层叠物，其包括多条选通线，所述多条选通线设置在第一基板的第一单元阵列区域和第二单元阵列区域以及第二联接区域上方，从第一单元阵列区域和第二单元阵列区域延伸到相邻的第二联接区域并且在垂直方向上层叠；以及布线层叠物，其包括多条布线，所述多条布线设置在第一基板的间隔区域和第一联接区域上方并且在垂直方向上层叠。选通线可具有在第二方向上形成在各个第二联接区域中的第一台阶结构，并且布线可具有在第一方向上形成在各个第一联接区域中的第二台阶结构。
在实施方式中，一种半导体存储器装置可包括：多条选通线，其层叠在对齐的第一单元阵列区域和第二单元阵列区域上方；以及多条布线，其层叠在第一单元阵列区域和第二单元阵列区域之间的区域上方以及第一单元阵列区域和第二单元阵列区域的相反两侧的区域上方。各条布线包括第一部分和第二部分，第一部分具有相对较窄的宽度，并且在第一单元阵列区域和第二单元阵列区域之间并横跨第一单元阵列区域和第二单元阵列区域延伸，第二部分具有相对较宽的宽度，并且在第一单元阵列区域和第二单元阵列区域的相反两侧并连同第一单元阵列区域和第二单元阵列区域一起延伸。
附图说明
图1是示出根据实施方式的半导体存储器装置的示例的框图。
图2是示出图1所示的多个存储块中的一个的示例的等效电路图。
图3是示意性地示出根据实施方式的半导体存储器装置的示例的俯视图。
图4是示出根据实施方式的半导体存储器装置的区域的示例的示意图。
图5是示出根据实施方式的半导体存储器装置的示例的俯视图。
图6是示出根据实施方式的半导体存储器装置的示例的立体图。
图7是示出图6的布线的示例的俯视图。
图8是示出图6的虚拟层叠物的示例的立体图。
图9是示意性地示出根据实施方式的半导体存储器装置的示例的表示的俯视图。
图10和图11是示出根据实施方式的半导体存储器装置的示例的横截面图。
图12是示意性地示出包括根据实施方式的半导体存储器装置的存储器系统的示例的图。
图13是示意性地示出包括根据实施方式的半导体存储器装置的计算系统的示例的框图。
具体实施方式
在下文中，将通过实施方式的各种示例参照附图在下面描述半导体存储器装置。
图1是示出根据实施方式的半导体存储器装置100的示例的框图。
参照图1，根据实施方式的半导体存储器装置100可包括多个平面110-1至110-4、多个行解码器120-1至120-4、多个页缓冲器电路130-1至130-4以及外围电路140。
外围电路140可指除了平面110-1至110-4、行解码器120-1至120-4和页缓冲器电路130-1至130-4之外包括在半导体存储器装置100中的组件。
尽管在参照附图描述的实施方式中示出了半导体存储器装置100包括四个平面，但需要注意的是，平面的数量不限于此。即，半导体存储器装置100中的平面的数量可根据设计要求而变化。
平面110-1至110-4中的每一个可包括具有与其中存储的数据对应的状态的多个存储器单元。可通过字线和位线来访问各个存储器单元。各个存储器单元可以是在供电中断的情况下丢失其中存储的数据的易失性存储器单元，或者可以是即使供电中断，也保持其中存储的数据的非易失性存储器单元。尽管下面描述了半导体存储器装置100是垂直nand闪存装置，但是将理解，本公开的技术精神不限于此。
平面110-1至110-4中的每一个可包括多个存储块blk1至blkz。存储块可对应于擦除单元。存储块blk1至blkz中的每一个可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
平面110-1至110-4可分别通过行线rl联接到对应行解码器120-1至120-4。可为存储块blk1至blkz中的每一个提供行线rl。行线rl可包括一条或更多条漏极选择线、多条字线以及一条或更多条源极选择线。
平面110-1至110-4可分别通过位线bl联接到对应页缓冲器电路130-1至130-4。平面110-1至110-4可通过页缓冲器电路130-1至130-4来独立地控制和操作(例如，编程操作和读操作)。通过以这种方式彼此独立地控制，平面110-1至110-4可并行或单独地执行特定操作。
行解码器120-1至120-4中的每一个可响应于从外围电路140提供的行地址x_a选择包括在对应平面中的存储块blk1至blkz当中的任一个。行解码器120-1至120-4中的每一个可将从外围电路140提供的操作电压x_v传送到联接到所选存储块的行线rl。
页缓冲器电路130-1至130-4中的每一个可包括分别联接到位线bl的多个页缓冲器pb。页缓冲器电路130-1至130-4中的每一个可从外围电路140接收页缓冲器控制信号pb_c，并且可向外围电路140发送数据信号d以及从外围电路140接收数据信号d。页缓冲器电路130-1至130-4中的每一个可响应于页缓冲器控制信号pb_c而控制排列在对应平面中的位线bl。例如，页缓冲器电路130-1至130-4中的每一个可响应于页缓冲器控制信号pb_c通过感测对应平面的位线bl的信号来检测存储在对应平面的存储器单元中的数据，并且可根据所检测到的数据将数据信号d发送到外围电路140。页缓冲器电路130-1至130-4中的每一个可响应于页缓冲器控制电路pb_c基于从外围电路140接收的数据信号d将信号施加到位线bl，由此，可将数据写在对应平面的存储器单元中。页缓冲器电路130-1至130-4中的每一个可将数据写在联接到通过行解码器120-1至120-4中的每一个启用的字线的存储器单元中或者从该存储器单元读取数据。
外围电路140可接收半导体存储器装置100外部的命令信号cmd、地址信号add和控制信号ctrl，并且可向半导体存储器装置100外部的装置(例如，存储控制器(未示出))发送数据data以及从该装置接收数据data。外围电路140可基于命令信号cmd、地址信号add和控制信号ctrl来输出用于将数据写在平面110-1至110-4中或者从平面110-1至110-4读取数据的信号(例如，行地址x_a、页缓冲器控制信号pb_c等)。外围电路140可生成半导体存储器装置100中所需的各种电压(包括操作电压x_v)。
在下文中，在附图中，与基板的顶表面平行并且彼此交叉的两个方向分别被定义为第一方向fd和第二方向sd，与基板的顶表面垂直的方向被定义为第三方向td。第一方向fd可对应于位线bl的延伸方向或者行线rl的排列方向，第二方向sd可对应于行线rl的延伸方向或者位线bl的排列方向。第一方向fd和第二方向sd可彼此基本上垂直地交叉。在附图中，箭头所指示的方向和与其相反的方向将被视为相同的方向。
图2是示出一个存储块blki的示例的等效电路图。存储块blki可对应于图1所示的多个存储块blk1至blkz当中的任一个。
参照图2，存储块blki可包括联接在多条位线bl和公共源极线csl之间的多个单元串cstr。
位线bl可在第一方向fd上延伸，并且在第二方向sd上排列。多个单元串cstr可并联联接到各条位线bl。单元串cstr可共同联接到公共源极线csl。在这种情况下，多个单元串cstr可设置在多条位线bl与一条公共源极线csl之间。
各个单元串cstr可包括联接到位线bl的漏极选择晶体管dst、联接到公共源极线csl的源极选择晶体管sst以及联接在漏极选择晶体管dst和源极选择晶体管sst之间的多个存储器单元mc。漏极选择晶体管dst、存储器单元mc和源极选择晶体管sst可在第三方向td上串联联接。
在第二方向sd上延伸的源极选择线ssl、多条字线wl和漏极选择线dsl可在第三方向td上层叠在公共源极线csl和位线bl之间。漏极选择线dsl可分别联接到对应漏极选择晶体管dst的栅极。字线wl可分别联接到对应存储器单元mc的栅极。源极选择线ssl可联接到源极选择晶体管sst的栅极。
图3是示意性地示出根据实施方式的半导体存储器装置100的示例的俯视图。
参照图3，四个平面110-1至110-4可在第一方向fd和第二方向sd上按照2×2矩阵的形式设置在基板10上。
行解码器120-1至120-4中的每一个可在第二方向sd上与对应平面相邻设置在基板10的外围。行解码器120-1至120-4中的每一个可被设置为具有在作为行线rl的排列方向的第一方向fd上延伸的形状。行解码器120-1至120-4中的每一个可被设置为在第一方向fd上具有与对应平面基本上相同的长度。
页缓冲器电路130-1至130-4中的每一个可在第一方向fd上与对应平面相邻设置在基板10的中心部分。页缓冲器电路130-1至130-4中的每一个可被设置为具有在作为位线bl的排列方向的第二方向sd上延伸的形状。页缓冲器电路130-1至130-4中的每一个可被设置为在第二方向sd上具有与对应平面基本上相同的长度。
可用作半导体存储器装置100的外部触点以用于与外部装置(未示出)电联接的输入/输出焊盘pad可在第二方向sd上设置在基板10的外围。
外围电路140可通过分布在基板10的设置有输入/输出焊盘pad的外围和基板10的中心部分来设置。下面，为了说明方便，外围电路140的设置在基板10的外围的部分被定义为第一外围电路140a，外围电路140的设置在基板10的中心部分的部分被定义为第二外围电路140b。
尽管未示出，第一外围电路140a可通过多条布线(未示出)电联接到输入/输出焊盘pad，第二外围电路140b可通过多条布线(未示出)电联接到输入/输出焊盘pad或/和第一外围电路140a。
随着半导体存储器装置100需要具有更高的速度并且变得更加多功能，所需布线的数量不断增加，因此，第一方向fd上布置(route)的布线的数量也不断增加。例如，为了将输入/输出焊盘pad和第二外围电路140b联接或/和将第一外围电路140a和第二外围电路140b联接，需要第一方向fd上布置的多条布线。
通过利用平面110-1至110-4上方的空间，可设置大量的布线。然而，由于位线bl排列在平面110-1至110-4上方，所以如果布线设置在平面110-1至110-4上方，则布线和位线bl可能近距离彼此交叠，并且在布线和位线bl彼此交叠的地方可能生成不期望的耦合电容，从而导致布线和位线bl之间的电干扰。
在半导体存储器装置100操作的同时，可在位线bl中加载高电压。例如，在擦除操作中通过向基板10施加20v或更高的擦除电压，位线bl可被提升至高电压。在位线bl中加载高电压的情况下，由于位线bl和布线之间的耦合电容，信号受到施加到位线bl的高电压影响，所以在通过布线发送的信号中可能产生噪声，并且在严重的情况下，信号可能失真，导致半导体存储器装置100的操作特性和可靠性劣化。
另选地，可添加单独的平面区域以用于设置布线。在这种情况下，由于没有必要在平面上方设置布线，所以可防止由于耦合电容引起的信号失真。然而，在这种情况下，半导体存储器装置100的尺寸增加。
本公开的实施方式提出了一种能够在不使操作特性和可靠性劣化的同时在有限的面积内设置数量更多的布线的半导体存储器装置。
图4是示出根据实施方式的半导体存储器装置的区域的示例的示意图，图5是示出根据实施方式的半导体存储器装置的示例的俯视图，图6是示出根据实施方式的半导体存储器装置的示例的立体图，图7是示出图6的布线的示例的俯视图，图8是示出图6的虚拟层叠物的示例的立体图。
参照图4，根据实施方式的半导体存储器装置(例如，图1和图3所示的半导体存储器装置100)或基板10可包括第一单元阵列区域car1和第二单元阵列区域car2、间隔区域ir以及联接区域cnr1和cnr2。
第一单元阵列区域car1和第二单元阵列区域car2可设置在第二方向sd上。间隔区域ir可设置在第一单元阵列区域car1和第二单元阵列区域car2之间。即，第一单元阵列区域car1、间隔区域ir和第二单元阵列区域car2可沿着第二方向sd设置成一行。
联接区域cnr1和cnr2可包括在第一方向fd上设置在第一单元阵列区域car1和第二单元阵列区域car2以及间隔区域ir的两侧的一对第一联接区域cnr1以及在第二方向sd上设置在第一单元阵列区域car1和第二单元阵列区域car2以及间隔区域ir的两侧的一对第二联接区域cnr2。
参照图4至图6，可在基板10的第一单元阵列区域car1和第二单元阵列区域car2中限定穿过选通线20a和第一介电层22a并在第三方向td上延伸的多个沟道结构30。沟道结构30可按照在第一方向fd和第二方向sd上彼此分离的方式设置。
尽管未详细示出，各个沟道结构30可包括沟道层和栅极介电层。作为示例而非限制，沟道层可包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(b)的p型杂质。在一些实施方式中，沟道层可具有完全填充直至其中心的支柱或实心圆柱的形状。在一些实施方式中，沟道层可具有中心区域开放的管的形状。在这种情况下，可在沟道层的开放的中心区域中形成掩埋介电层。
栅极介电层可具有围绕沟道层的外壁的吸管或圆柱壳的形状。栅极介电层可包括从沟道层的外壁依次层叠的隧道介电层、电荷储存层和阻挡层。作为示例而非限制，隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。作为示例而非限制，电荷储存层可包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。作为示例而非限制，阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层可具有ono(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。
选通线20a可在围绕沟道结构30的外表面的同时在第三方向td上层叠。第一介电层22a可设置在各条选通线20a上和下方。各条选通线20a可从第一单元阵列区域car1和第二单元阵列区域car2中的任一个延伸到与其相邻的任一个第二联接区域cnr2。
选通线20a可具有与间隔区域ir相邻并且彼此对齐的侧壁。选通线20a的与间隔区域ir相邻的侧壁可形成基本上相同的平面表面。由选通线20a的侧壁形成的平面表面可平行于与基板10的顶表面垂直的第三方向td。由选通线20a的侧壁形成的平面表面可相对于基板10的顶表面和第三方向td具有斜率。在第二联接区域cnr2中，选通线20a可具有这样的形状：随着其距基板10的顶表面的垂直距离增加，其在第二方向sd上的长度减小。在各个第二联接区域cnr2中，选通线20a可在第二方向sd上形成第一台阶结构s1。
第一台阶结构s1可相对于基板10的顶表面具有第一倾斜角度θ1。在第二联接区域cnr2中，各条选通线20a可具有通过位于对应选通线20a上的另一条选通线20a暴露的焊盘区域lp1。尽管未示出，布线可通过触点电联接到选通线20a的焊盘区域lp1。选通线20a的焊盘区域lp1可被设置为接触焊盘。
选通线20a可由在第二方向sd上延伸的狭缝slt划分，从而限定选通线层叠物200。在第一单元阵列区域car1和第二单元阵列区域car2中的每一个中，多个选通线层叠物200可在第一方向fd上排列。
在选通线20a当中，从最下层的至少一个层可用作源极选择线，从最上层的至少一个层可用作漏极选择线。源极选择线和漏极选择线之间的选通线20a可用作字线。源极选择晶体管可形成在源极选择线围绕沟道结构30的地方，存储器单元可形成在字线围绕沟道结构30的地方，漏极选择晶体管可形成在漏极选择线围绕沟道结构30的地方。通过上述结构，可设置多个单元串，各个单元串包括沿着各个沟道结构30设置的源极选择晶体管、存储器单元和漏极选择晶体管。
设置在第一单元阵列区域car1中的单元串可配置第一存储器单元阵列ma1。设置在第二单元阵列区域car2中的单元串可配置第二存储器单元阵列ma2。第一存储器单元阵列ma1和第二存储器单元阵列ma2可对应于图3所示的平面110-1至110-4当中的设置在第二方向sd上的两个平面。
在第一方向fd上延伸的位线bl可设置在选通线层叠物200上。尽管为了简化例示，在图5和图6中仅示出一个位线bl，将理解多条位线bl排列在第二方向sd上。
多条布线20b可层叠在基板10的间隔区域ir和第一联接区域cnr1中。第二介电层22b可设置在各条布线20b上和下方。
布线20b的层叠数可与选通线20a的层叠数基本上相同。布线20b可分别设置在与选通线20a相同的层处。
由于布线20b可由狭缝slt划分，从而可限定多个布线层叠物300。尽管在图中所示的实施方式中示出了布线层叠物300的数量为4，需要注意的是，本公开不限于此。布线层叠物300的数量可根据设计要求而变化。即，可设置一个或更多个布线层叠物300。
参照图4至图7，各条布线20b可包括线部分l以及联接到线部分l的两端的一对延伸部分ext。
线部分l可在第一方向fd上横穿间隔区域ir，并且可在第二方向sd上具有第一宽度w1。延伸部分ext可分别设置在第一联接区域cnr1中，并且可在第二方向sd上具有大于线部分l的第一宽度w1的第二宽度w2。由于延伸部分ext的第二宽度w2大于线部分l的第一宽度w1，所以布线20b可在第一联接区域cnr1中具有l形状。尽管在本实施方式中描述了第一联接区域cnr1中的布线20b的结构具有l形状，需要注意的是，本公开不限于此。例如，第一联接区域cnr1中的布线20b的结构可具有t形状。
各条布线20b可具有通过位于其上部的另一条布线20b暴露并设置在延伸部分ext的端部的焊盘区域lp2。在各个第一联接区域cnr1中，布线20b的延伸部分ext可在第一方向fd上形成第二台阶结构s2。第二台阶结构s2可相对于基板10的顶表面具有第二倾斜角度θ2。另一条布线可通过触点电联接到布线20b的焊盘区域lp2。布线20b的焊盘区域lp2可被设置为接触焊盘。
在第二方向sd上，焊盘区域lp2的宽度可与延伸部分ext的第二宽度w2基本上相同，并且可大于线部分l的第一宽度w1。
参照图4至图6和图8，虚拟层叠物400可分别设置在第一联接区域cnr1和第二联接区域cnr2之间的拐角处。
各个虚拟层叠物400可包括在第三方向td上交替地层叠的多个虚拟电极20c和第三介电层22c。
虚拟电极20c的层叠数可与选通线20a的层叠数相同。虚拟电极20c的层叠数也可与布线20b的层叠数相同。虚拟电极20c可分别设置在与选通线20相同的层处，并且可分别设置在与布线20b相同的层处。
设置在同一层处的选通线20a、布线20b和虚拟电极20c可在同一工艺步骤中生成。由于这一事实，设置在同一层处的选通线20a、布线20b和虚拟电极20c的高度和材料可彼此相同。
虚拟电极20c的面积可随着远离基板10设置而减小。随着虚拟电极20c距基板10的垂直距离增大，虚拟电极20c在第一方向fd上的长度以及虚拟电极20c在第二方向sd上的宽度可减小。
虚拟电极20c沿着第二方向sd的一个部分可形成第三台阶结构s3，虚拟电极20c沿着第一方向fd的其它部分可形成第四台阶结构s4。
位于相同高度的虚拟电极20c的第三台阶结构s3的侧壁和选通线20a的第一台阶结构s1的侧壁可设置在相同的平面表面上。位于相同高度的虚拟电极20c的第四台阶结构s4的侧壁和布线20b的第二台阶结构s2的侧壁可设置在相同的平面表面上。第三台阶结构s3可具有与第一台阶结构s1基本上相同的第一倾斜角度θ1，第四台阶结构s4可具有与第二台阶结构s2基本上相同的第二倾斜角度θ2。
尽管未示出，选通线层叠物200、布线层叠物300和虚拟层叠物400可通过下面描述的工艺来形成。
首先，通过在基板10上交替地层叠多个电极层和多个介电层来形成层叠结构，并且在层叠结构上形成掩模图案，该掩模图案覆盖基板10的中心部分并在基板10的外围具有使联接区域cnr1和cnr2的部分暴露的开口。然后，通过交替地和重复地执行使用掩模图案作为蚀刻屏障的单位蚀刻工艺以及减小掩模图案在第一方向fd上的长度和掩模图案在第二方向sd上的宽度的修整工艺，在联接区域cnr1和cnr2中形成台阶结构。然后，通过在层叠结构中形成狭缝，层叠结构被划分成选通线层叠物200、布线层叠物300和虚拟层叠物400。
根据本实施方式，通过在相邻存储器单元阵列之间的空间中三维地层叠和形成布线，可在有限的面积内设置数量更多的布线。
另外，通过在位线方向(即，第一方向fd)上在存储器单元阵列的两侧设置布线的焊盘区域，可提供尺寸大于设置在存储器单元阵列之间的布线的线部分的焊盘区域。因此，可确保用于与触点联接的焊盘区域的足够面积。此外，由于布线的线部分的宽度可减小而不受焊盘区域的面积影响，所以可在存储器单元阵列之间设置数量更多的布线。
这样，由于可在存储器单元阵列之间设置数量更多的布线，所以可能没有必要在位线上方设置布线，或者可减少设置在位线上方的布线的数量。因此，可解决在布线被设置在位线上方的情况下导致的问题(即，布线中加载的信号由于与位线的耦合电容而失真的问题)，由此半导体存储器装置的电特性可改进。
图9是示意性地示出根据实施方式的半导体存储器装置100a的示例的俯视图，图10是示出根据实施方式的半导体存储器装置100a的一部分的示例的横截面图。
参照图9，行解码器120-1至120-4、页缓冲器电路130-1至130-4和外围电路140(即，表示为“第一外围电路”的第一外围电路140a以及表示为“第二外围电路”的第二外围电路140b)可设置在第一水平处，平面110-1至110-4可设置在第二水平处。第一水平可低于第二水平。
页缓冲器电路130-1至130-4可被设置为在第三方向td上与平面110-1至110-4交叠。由于页缓冲器电路130-1至130-4被设置为与平面110-1至110-4交叠，所以半导体存储器装置100a的面积可减小。
参照图10，可在第一基板10a上设置存储器结构c，并且可在设置在第一基板10a下方的第二基板10b上设置逻辑结构p。
第二基板10b可包括从包括单晶硅层、soi(绝缘体上硅)、形成在硅锗(sige)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择的至少一个。
逻辑结构p可包括图9所示的行解码器120-1至120-4、页缓冲器电路130-1至130-4和外围电路140。
逻辑结构p可包括多个逻辑电路。逻辑电路可包括水平晶体管tr。水平晶体管tr可设置在由隔离层11限定的第二基板10b的有源区域中。逻辑电路可配置行解码器120-1至120-4、页缓冲器电路130-1至130-4和外围电路140中的至少一个。逻辑结构p可包括电联接到逻辑电路的多条底部布线um。底部布线um可通过底部触点uct电联接到逻辑电路。逻辑结构p可包括覆盖逻辑电路、底部布线um和底部触点uct的底部介电层。尽管底部介电层可包括第一至第三底部介电层51、52和53，需要注意的是，本公开不限于此。第一至第三底部介电层51、52和53可包括氧化硅层、氮化硅层或氮氧化硅层。
第一基板10a可设置在第三底部介电层53上。第一基板10a可由多晶硅形成。与可使用单晶硅基板的第二基板10b不同，由于第一基板10a应该形成在第三介电层53上，所以第一基板10a可由多晶硅形成。
存储器结构c可包括第一存储器单元阵列ma1和第二存储器单元阵列ma2以及布线层叠物300。第一存储器单元阵列ma1和第二存储器单元阵列ma2可对应于图9所示的平面110-1至110-4当中设置在第二方向sd上的两个平面。
第一存储器单元阵列ma1和第二存储器单元阵列ma2以及布线层叠物300可具有如图5和图6所示的结构。
图11是示出根据实施方式的半导体存储器装置100b的一部分的示例的横截面图。
参照图11，布线层叠物300的布线20b可包括信号线20b-1和屏蔽线20b-2。信号线20b-1可用于有效地发送与半导体存储器装置的操作有关的信号。例如，信号可包括诸如电源电压和接地电压的功率信号、数据、命令、地址等。
各条屏蔽线20b-2可设置在彼此相邻层叠的信号线20b-1之间。接地电压可被施加到屏蔽线20b-2。屏蔽线20b-2可抑制彼此相邻层叠的信号线20b-1之间的耦合现象，由此，可防止信号线20b-1中加载的信号的失真。
图12是示意性地示出包括根据本发明的实施方式的半导体存储器装置610的存储器系统600的简化框图。
参照图12，存储器系统600可包括半导体存储器装置610和存储控制器620。
半导体存储器装置610可对应于根据如上所述的本发明的各种实施方式的半导体存储器装置，并且可按照上述方式操作。存储控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(ssd)。存储控制器620可包括sram621、中央处理单元(cpu)622、主机接口623、ecc块624、存储器接口625。
sram621可用作cpu622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ecc块624可检测并纠正从半导体存储器装置610读出的数据中所包括的错误。
存储器接口625可与半导体存储器装置610接口。cpu622可执行用于存储控制器620的数据交换的一般控制操作。
尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有rom，rom存储用于与主机接口的代码数据。半导体存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。
存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(ssd)的存储器系统。存储控制器620可通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、快速外围组件互连(pci-e)协议、串行高级技术附件(sata)协议、并行高级技术附件(pata)协议、小型计算机系统接口(scsi)协议、增强小型磁盘接口(esdi)协议和集成装置电子设备(ide)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图13是示意性地示出包括根据本发明的实施方式的半导体存储器装置的计算系统700的简化框图。
参照图13，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或cpu)720、ram730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外设置用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、cmos图像传感器(cis)、移动dram等。存储器系统710可被配置成例如固态驱动器或盘(ssd)，其使用非易失性存储器来存储数据。另外作为示例，存储器系统710可被设置成融合闪存(例如，nand或nor闪存)。
上述实施方式不仅通过装置和方法实现，而且可通过执行与各个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述容易地推导。
尽管出于例示目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求8月16日提交于韩国知识产权局的韩国专利申请no.10--0095641的优先权，其整体通过引用并入本文。
技术特征：
1.一种半导体存储器装置，该半导体存储器装置包括：
多条选通线，所述多条选通线层叠在基板的设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域上方，并且被沟道结构穿过；以及
多条布线，所述多条布线层叠在所述基板的设置在所述第一单元阵列区域和所述第二单元阵列区域之间的间隔区域上方以及所述基板的在所述第一方向上设置在所述第一单元阵列区域和所述第二单元阵列区域以及所述间隔区域的两侧的第一联接区域上方，
其中，各条所述布线包括在所述第一方向上横穿所述间隔区域的线部分以及设置在所述第一联接区域上方的延伸部分，并且
其中，在所述第二方向上，所述延伸部分的宽度大于所述线部分的宽度。
2.根据权利要求1所述的半导体存储器装置，其中，各条所述布线包括通过位于所述各条所述布线上方的布线暴露并设置在所述延伸部分的端部的焊盘区域。
3.根据权利要求1所述的半导体存储器装置，其中，在所述第二方向上，焊盘区域的宽度与所述延伸部分的宽度相同。
4.根据权利要求1所述的半导体存储器装置，其中，所述多条布线的层叠数与所述多条选通线的层叠数相同。
5.根据权利要求1所述的半导体存储器装置，
其中，所述基板还包括在所述第二方向上设置在所述第一单元阵列区域和所述第二单元阵列区域以及所述间隔区域的两侧的第二联接区域，并且
其中，各条所述选通线延伸到任一个第二联接区域，并且在所述任一个第二联接区域中包括通过位于各条所述选通线上方的选通线暴露的焊盘区域。
6.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括：
多个虚拟层叠物，所述多个虚拟层叠物分别设置在所述第一联接区域和所述第二联接区域之间的拐角处，
其中，各个所述虚拟层叠物包括在垂直方向上层叠的多个虚拟电极。
7.根据权利要求6所述的半导体存储器装置，其中，所述多个虚拟电极的层叠数与所述多条选通线的层叠数相同。
8.一种半导体存储器装置，该半导体存储器装置包括：
第一基板，该第一基板包括设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域、介于所述第一单元阵列区域和所述第二单元阵列区域之间的间隔区域、在所述第一方向上设置在所述第一单元阵列区域和所述第二单元阵列区域以及所述间隔区域的两侧的第一联接区域以及在所述第二方向上设置在所述第一单元阵列区域和所述第二单元阵列区域以及所述间隔区域的两侧的第二联接区域；
选通线层叠物，所述选通线层叠物包括多条选通线，所述多条选通线设置在所述第一基板的所述第一单元阵列区域和所述第二单元阵列区域以及所述第二联接区域上方，从所述第一单元阵列区域和所述第二单元阵列区域延伸到相邻的所述第二联接区域并且在垂直方向上层叠；以及
布线层叠物，所述布线层叠物包括多条布线，所述多条布线设置在所述第一基板的所述间隔区域和所述第一联接区域上方并且在垂直方向上层叠，
其中，所述选通线具有在所述第二方向上形成在各个所述第二联接区域中的第一台阶结构，并且所述布线具有在所述第一方向上形成在各个所述第一联接区域中的第二台阶结构。
9.根据权利要求8所述的半导体存储器装置，其中，所述布线在所述间隔区域中具有第一宽度，并且在所述第一联接区域中具有大于所述第一宽度的第二宽度。
10.根据权利要求8所述的半导体存储器装置，其中，各条所述布线在所述第一联接区域中包括通过位于各条所述布线上方的布线暴露的焊盘区域。
11.根据权利要求8所述的半导体存储器装置，其中，所述布线设置在与所述选通线相同的层处。
12.根据权利要求8所述的半导体存储器装置，其中，所述多条选通线的从各侧与所述间隔区域相邻的一个侧壁形成同一平面表面。
13.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
位线，所述位线设置在所述选通线上方并且联接到垂直穿过所述选通线的沟道结构，
其中，所述位线在所述第一方向上延伸。
14.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
虚拟层叠物，所述虚拟层叠物包括多个虚拟电极，所述多个虚拟电极设置在所述第一联接区域和所述第二联接区域之间的拐角处并且在垂直方向上层叠。
15.根据权利要求14所述的半导体存储器装置，其中，所述虚拟层叠物包括第三台阶结构和第四台阶结构，所述第三台阶结构形成在所述第二方向上并具有与所述第一台阶结构相同的倾斜角度，所述第四台阶结构形成在所述第一方向上并具有与所述第二台阶结构相同的倾斜角度。
16.根据权利要求15所述的半导体存储器装置，其中，位于相同高度的所述第三台阶结构的侧壁和所述第一台阶结构的侧壁被设置在相同的平面表面上，并且位于相同高度的所述第四台阶结构的侧壁和所述第二台阶结构的侧壁被设置在相同的平面表面上。
17.根据权利要求8所述的半导体存储器装置，其中，所述布线包括：
信号线，所述信号线被配置为发送信号；以及
屏蔽线，所述屏蔽线被配置为抑制彼此相邻层叠的所述信号线之间的耦合现象，并且被设置在彼此相邻层叠的信号线之间。
18.根据权利要求17所述的半导体存储器装置，其中，接地电压被提供到所述屏蔽线。
19.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
第二基板，该第二基板设置在所述第一基板下方；以及
逻辑电路，所述逻辑电路设置在所述第一基板和所述第二基板之间。
20.一种半导体存储器装置，该半导体存储器装置包括：
多条选通线，所述多条选通线层叠在对齐的第一单元阵列区域和第二单元阵列区域上方；以及
多条布线，所述多条布线层叠在所述第一单元阵列区域和所述第二单元阵列区域之间的区域上方以及所述第一单元阵列区域和所述第二单元阵列区域的相反两侧的区域上方，
其中，各条所述布线包括第一部分和第二部分，所述第一部分具有相对较窄的宽度，并且在所述第一单元阵列区域和所述第二单元阵列区域之间并横跨所述第一单元阵列区域和所述第二单元阵列区域延伸，所述第二部分具有相对较宽的宽度，并且在所述第一单元阵列区域和所述第二单元阵列区域的相反两侧并连同所述第一单元阵列区域和所述第二单元阵列区域一起延伸。
技术总结
一种半导体存储器装置，该半导体存储器装置包括层叠在基板上方的多条选通线和多条布线。多条选通线层叠在基板的设置在与第一方向交叉的第二方向上的第一单元阵列区域和第二单元阵列区域上方，并且被沟道结构穿过。多条布线层叠在基板的设置在第一单元阵列区域和第二单元阵列区域之间的间隔区域上方以及基板的在第一方向上设置在第一单元阵列区域和第二单元阵列区域以及间隔区域的两侧的第一联接区域上方。各条布线包括在第一方向上横穿间隔区域的线部分以及设置在第一联接区域上方的延伸部分。延伸部分的宽度大于线部分的宽度。
技术研发人员：吴星来
受保护的技术使用者：爱思开海力士有限公司
技术研发日：.12.12
技术公布日：.02.25
