本发明的实施例涉及半导体结构、半导体器件及其制造方法。
背景技术：
在供电中断后，非易失性存储器能够保持数据。通常，非易失性存储器被编程为在其中记录数据。存在各种类型的非易失性存储器，包括例如多次编程存储器(也称为mtp存储器)、一次性编程存储器(也称为otp存储器)等。根据特性，一次性编程存储器也称为反熔丝存储器。在编程一次性编程存储器中的存储器单元之前，存储器单元可以具有高电阻存储状态，并且在编程存储器单元之后，存储器单元可以具有低电阻存储状态。
技术实现要素：
本发明的实施例提供了一种半导体结构，包括：第一字线；位线；以及反熔丝单元，包括：第一读取器件，包括：第一栅极，耦合到所述第一字线；第一源极/漏极区，耦合到所述位线；和第二源极/漏极区，其中，所述第一源极/漏极区和所述第二源极/漏极区位于所述第一栅极的相对侧上；第一编程器件，包括：第二栅极；和第三源极/漏极区，耦合到所述第二源极/漏极区；和第四源极/漏极区，其中，所述第三源极/漏极区和所述第四源极/漏极区位于所述第二栅极的相对侧上；以及伪器件，包括：第三栅极；第五源极/漏极区，耦合到所述第四源极/漏极区；和第六源极/漏极区，其中，所述第五源极/漏极区和所述第六源极/漏极区位于所述第三栅极的相对侧上。
本发明的另一实施例提供了一种半导体器件，包括：第一有源区，包括半导体材料并且在第一方向上延伸；所述第一有源区上的第一对晶体管，包括跨越所述第一有源区的第一对栅极、第一源极/漏极区和第二源极/漏极区，其中，所述第一对栅极布置在所述第一源极/漏极区和所述第二源极/漏极区之间；所述第一有源区上的第二对晶体管，包括跨越所述第一有源区的第二对栅极、第三源极/漏极区和第四源极/漏极区，其中，所述第二对栅极布置在所述第三源极/漏极区和所述第四源极/漏极区之间；所述第一有源区上的至少一个第一伪晶体管，包括至少一个伪栅极，所述至少一个伪栅极跨越所述第一有源区并且布置在所述第一对栅极和所述第二对栅极之间；以及所述第一有源区上方的第一位线，在所述第一方向上延伸，其中，所述第一位线耦合到所述第一源极/漏极区和所述第三源极/漏极区。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：布置在第一方向上延伸的多个有源区布局图案，其中，所述多个有源区布局图案彼此分隔开，所述多个有源区布局图案对应于制造多个有源区；通过处理器生成多个栅极布局图案，所述多个栅极布局图案在不同于所述第一方向的第二方向上延伸，其中，所述多个栅极布局图案中的每个栅极布局图案跨越所述多个有源区布局图案，并且所述多个栅极布局图案对应于制造多个栅极，所述多个栅极包括第一多个栅极、第二多个栅极以及至少一个伪栅极；生成多个位线布局图案，所述多个位线布局图案分别在所述第一方向上延伸并且位于所述多个有源区布局图案之上，并且位于第一金属层中，其中，所述多个位线布局图案中的每个位线布局图案跨越所述多个栅极布局图案，所述多个位线布局图案对应于制造多条位线，所述多条位线耦合到所述多个有源区中的相应有源区的第一部分和第二部分；以及生成第一多个字线布局图案和第二多个字线布局图案，所述第一多个字线布局图案和所述第二多个字线布局图案在所述第二方向上延伸，并且位于所述第一金属层之上的第二金属层中，其中，所述至少一个伪栅极位于所述第一多个栅极中的第一栅极和所述第一多个栅极中第二栅极之间，所述第一多个栅极中的所述第一栅极和所述第一多个栅极中的所述第二栅极位于所述第二多个栅极中的第三栅极和所述第二多个栅极中的第四栅极之间，并且所述第二多个栅极中的所述第三栅极和所述第二多个栅极中的所述第四栅极位于所述相应有源区的所述第一部分和所述第二部分之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的反熔丝存储器单元的示意图。
图2a是根据本发明的一些实施例的反熔丝存储器阵列的电路图。
图2b是根据本发明的一些实施例的图2a的反熔丝存储器阵列的布局结构的示意图的顶视图。
图2c是根据本发明的一些实施例的沿着线10-10截取的图2b的反熔丝存储器阵列的结构的截面图。
图2d是根据一些实施例的布局设计的图。
图3a是根据本发明的各个实施例的反熔丝存储器阵列的电路图。
图3b是根据本发明的一些实施例的图3a的反熔丝存储器阵列的布局结构的示意图的顶视图。
图3c是根据一些实施例的布局设计的图。
图4a是根据本发明的各个实施例的反熔丝存储器阵列的电路图。
图4b是根据本发明的一些实施例的图4a的反熔丝存储器阵列的布局结构的示意图的顶视图。
图4c是根据一些实施例的布局设计的图。
图5a是根据本发明的各个实施例的反熔丝存储器阵列的电路图。
图5b是根据本发明的一些实施例的图5a的反熔丝存储器阵列的布局结构的示意图的顶视图。
图5c是根据一些实施例的布局设计的图。
图6是根据本发明的各个实施例的反熔丝存储器阵列的电路图。
图7a是根据本发明的一些实施例的图6的反熔丝存储器阵列的布局结构的示意图的顶视图。
图7b是根据一些实施例的布局设计的图。
图8a是根据本发明的各个实施例的图6的反熔丝存储器阵列的布局结构的示意图的顶视图。
图8b是根据一些实施例的布局设计的图。
图9a是根据本发明的各个实施例的图6的反熔丝存储器阵列的布局结构的示意图的顶视图。
图9b是根据一些实施例的布局设计的图。
图10是根据本发明的一些实施例的图9a的布局结构或图6的反熔丝存储器阵列的一部分的等效电路的示意图。
图11a是根据本发明的一些实施例的具有布局单元的图6的反熔丝存储器阵列的布局结构的示意图的顶视图。
图11b是根据本发明的一些实施例的图11a的布局单元的布局的示意图的顶视图。
图11c是根据本发明的一些实施例的图6的反熔丝存储器阵列的布局设计。
图12a是根据本发明的各个实施例的布局的示意图的顶视图。
图12b是根据本发明的一些实施例的图12a的布局单元的布局的示意图的顶视图。
图13a是根据本发明的各个实施例的布局的示意图的顶视图。
图13b是根据本发明的一些实施例的图13a的布局单元的布局的示意图的顶视图。
图14是根据一些实施例的生成ic器件的布局图的方法的流程图。
图15是根据一些实施例的ic器件设计系统的框图。
图16是根据一些实施例的ic制造系统及其相关联的ic制造流程的框图。
图17示出了制造系统的框图。
图18a至图18b示出了掩模制造方法的流程图。
图19示出了控制掩模制造的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。本说明书中的示例的使用，包括本文所讨论的任何术语的示例，是说明性的，并且不限制本发明或任何示例性术语的范围和含义。同样地，本发明不限于本说明书中给出的各个实施例。
尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于区分一个元件与另一个元件。例如，第一元件可以称为第二元件，并且类似地，第二元件可以称为第一元件，而不脱离实施例的范围。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
此外，在整个说明书中可以使用空间相对的术语，诸如“下面的”、“下方的”、“下部”、“上面的”、“上部”等，以便于理解以描述一个元件或部件与图中所示的另一个元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的器件的不同取向。该结构可以以其他方式定向(例如，旋转90度或在其他方向上)，并且本文使用的空间相对描述符可以同样地作出相应地解释。
根据各个实施例提供了反熔丝存储器件和其中的单元结构。讨论了一些实施例的一些变型。为了便于理解，在各个视图和说明性实施例中，相同的元件用相同的附图标记表示。
图1是根据本发明的一些实施例的反熔丝存储器单元100的电路图。在一些实施例中，反熔丝存储器单元100也称为一次性可编程(otp)存储器单元。在图1中，反熔丝存储器单元100包括读取器件102、编程器件104和伪器件106。编程器件104耦合在读取器件102和伪器件106之间，并且读取器件102的端子耦合到位线bl以从位线bl接收数据。在一些实施例中，在编程操作中，读取器件102配置为导通，并且编程器件104配置为通过经由读取器件102从位线bl接收数据来编程。在一些实施例中，在编程器件104被编程之后，能够通过读取器件102读取反熔丝存储器单元100中的数据。在一些实施例中，如下面将详细讨论的，伪器件106配置在编程器件104附近以用于隔离编程器件104和其他器件，或用于隔离反熔丝存储器单元100和相邻的反熔丝存储器单元(未示出)。
在一些实施例中，读取器件102、编程器件104和伪器件106用金属氧化物半导体(mos)晶体管实现。在一些实施例中，读取器件102、编程器件104和伪器件106用n型mos(nmos)晶体管实现。其他晶体管或晶体管类型在本发明的范围内。例如，在一些实施例中，读取器件102、编程器件104和伪器件106中的一个或多个用p型mos晶体管实现。读取器件102、编程器件104和伪器件106分别用mos晶体管tr、tp和td实现。晶体管tr的第一源极/漏极端子耦合到位线bl，并且晶体管tr的栅极端子耦合到用wlr指定的读取字线。晶体管tp的第一源极/漏极端子耦合到晶体管tr的第二源极/漏极端子，并且晶体管tp的栅极端子耦合到用wlp指定的编程字线。晶体管td的第一源极/漏极端子耦合到晶体管tp的第二源极/漏极端子，并且晶体管td的栅极端子耦合到用vss指定的电压线。如图1中所示，存在两个晶体管tp和tr以及实现伪器件106的一个晶体管td。因此，在一些实施例中，反熔丝存储器单元100也称为“2t1d”存储器单元，其中“t”表示晶体管，并且“d”表示伪器件/晶体管。
本发明中的参考标记wlr在整个说明书中表示读取字线。本发明中的参考标记wlp在整个说明书中表示编程字线。可以使用参考标记wlr和wlp后跟数字来参考整个说明书中的部件的参考标记。例如，当部件表示为wlr0和wlr1时，它们表示两条不同的读取字线，并且当部件表示为wlp0和wlp1时，它们表示两条不同的编程字线。在一些实施例中，读取字线wlr也称为“选择字线”、“字线栅极线”等。在一些实施例中，编程字线wlp也称为“程序栅极线”、“反熔丝栅极线”、“反熔丝控制线”等。
类似地，本发明中的参考标号tr和tp表示在整个说明书中分别耦合到读取字线wlr和编程字线wlp的晶体管。因此，在一些实施例中，晶体管tr也称为“选择晶体管”，并且晶体管tp也称为“编程晶体管”。整个说明书中的部件的参考标记可以参考使用参考标记tr和tp后跟数字。
在一些实施例中，在反熔丝存储器单元100的编程操作中，将接地电压(0v)提供给电压线vss和位线bl，将选择电压vdd提供给读取字线wlr，并且将编程电压vp提供给编程字线wlp。在编程操作中，晶体管td响应于接地电压而关闭，并且配置为隔离晶体管，以将晶体管tp与相邻的反熔丝存储器单元(未示出)中的其他器件电隔离。在一些实施例中，编程电压vp的幅度大于选择电压vdd的幅度。
当晶体管tr响应于施加到读取字线wlr的选择电压vdd和施加到位线bl的接地电压而导通时，将编程电压vp施加到晶体管tp的栅极氧化物层(例如，如图2c所示的栅极氧化物层360)。如果编程电压vp大于栅极氧化物层的耐受电压范围，则晶体管tp的栅极氧化物层破裂。在一些实施例中，破裂的栅极氧化物层配置为具有低电阻值的电阻器。因此，反熔丝存储器单元100生成通过导通的晶体管tr流到位线bl的编程电流。
在一些实施例中，在反熔丝存储器单元100的读取操作期间，将接地电压(0v)提供给位线bl和电压线vss，将选择电压vdd提供给读取字线wlr，并且将读取电压vr提供给编程字线wlp。在读取操作中，晶体管td关闭并且响应于接地电压而配置为隔离晶体管。当晶体管tr响应于选择电压vdd导通时，晶体管tp响应于读取电压vr生成读取电流。因此，反熔丝存储器单元100生成流过晶体管tr到位线bl的读取电流。在一些实施例中，根据流过位线bl的读取电流的幅度，验证反熔丝存储器单元100具有存储状态。在一些实施例中，选择电压vdd的幅度与读取电压vr的幅度相同。
基于上文，在关闭配置为隔离晶体管的晶体管td的情况下，晶体管tp配置为编程器件104并且与反熔丝存储器单元100附近的相邻的反熔丝存储器单元(未示出)电隔离。因此，防止编程器件104的操作受到其他反熔丝存储器单元或器件的影响。
出于说明性目的给出了读取器件102、编程器件104和伪器件106的上述实施方式。读取器件102、编程器件104和伪器件106的各种实施方式在本发明的预期范围内。例如，取决于各种制造工艺，在各个实施例中，读取器件102、编程器件104和伪器件106用各种类型的mos晶体管实现，包括例如fin场效应晶体管(finfet)。又如，在各个实施例中，如上所述的读取器件102和编程器件104用单个晶体管实现。如上所述的晶体管tp和tr被制造为单个晶体管，以执行晶体管tp和tr的相同功能。
如上所示的反熔丝存储器单元100的配置也是出于说明性目的而给出。反熔丝存储器单元100的各种配置在本发明的预期范围内。例如，在各个实施例中，伪器件106的晶体管td的栅极端子未耦合到电压线vss并且是电浮置的(未连接的)。在晶体管td的栅极端子电浮置的情况下，晶体管td也配置为隔离晶体管，类似于晶体管td的栅极端子耦合到如上所述的电压线vss。具有栅极端子的电浮置的晶体管td适用于本发明中讨论的所有实施例。
图2a是根据本发明的一些实施例的反熔丝存储器阵列200a的电路图。如图2a所示，反熔丝存储器阵列200a包括反熔丝存储器单元210和反熔丝存储器单元220。反熔丝存储器单元210和220彼此相邻，耦合到不同的读取字线以及不同的编程字线。反熔丝存储器单元210和220分别在节点n0和n1处耦合到相同的位线bl。反熔丝存储器单元210包括晶体管tr0、tp0和td0，并且晶体管tr0、tp0和td0的栅极端子分别耦合到读取字线wlr0、编程字线wlp0和电压线vss。反熔丝存储器单元220包括晶体管tr1、tp1和td1，并且晶体管tr1、tp1和td1的栅极端子分别耦合到读取字线wlr1、编程字线wlp1和电压线vss。晶体管tr0和tr1中的每个的一个源极/漏极端子耦合到相同的位线bl。
反熔丝存储器单元210具有与图1所示的反熔丝存储器单元100类似的配置。换句话说，晶体管tr0、tp0和td0的连接类似于如上面参考图1所讨论的晶体管tr、tp和td的连接。因此，图2a中的晶体管tr0、tp0和td0的连接在这里不再进一步详述。然而，反熔丝存储器单元220具有与如上所述的反熔丝存储器单元210镜像的配置。在图2a中，反熔丝存储器单元210和反熔丝存储器单元220的晶体管td0和td1耦合到电压线vss，并且彼此相邻地耦合。反熔丝存储器单元210和反熔丝存储器单元220的晶体管td0和td1耦合在晶体管tr0和tr1之间。晶体管tr0和tr1位于反熔丝存储器阵列200a的相对侧上。反熔丝存储器单元210和反熔丝存储器单元220的晶体管td0和td1位于晶体管tp0和tp1之间。
图2b是根据本发明的一些实施例的图2a的反熔丝存储器阵列200a的布局结构200b的示意图的顶视图。如图2b所示，反熔丝存储器单元210和220包括连续有源区300、栅极211、213、221和223以及伪栅极215和225。在一些实施例中，连续有源区300称为“氧化物扩散(od)区”，od区限定存储器阵列200a的源极或漏极扩散区。栅极211、213、伪栅极215和有源区300是反熔丝存储器单元210的晶体管tr0、tp0和td0的一部分。栅极221、223、伪栅极225和有源区300是反熔丝存储器单元220的晶体管tr1、tp1和td1的一部分。在一些实施例中，伪栅极215和225分别是晶体管td0和td1的一部分，并且晶体管td0和td1也称为伪晶体管。在一些实施例中，“伪”栅极不用作mos器件的栅极。在一些实施例中，伪晶体管是在电路中没有功能的晶体管。
在一些实施例中，通过有源区形成工艺形成上述有源区(od)300，在一些实施例中，有源区形成工艺也称为使用od掩模的“od工艺”。在一些实施例中，上述栅极211、213、221和223以及伪栅极215和225包括多晶硅，并且通过栅极形成工艺形成，在一些实施例中，栅极形成工艺也称为使用po掩模的“po工艺”。在一些实施例中，省略切割od工艺，这允许保持有源区(od)300连续以在其上形成栅极211、213、221和223以及伪栅极215和225。因此，在一些实施例中，与一些方法相比，减少并简化了制造工艺。
在图2b中，有源区300在x方向上延伸，并且栅极211、213、221、223和伪栅极215、225在y方向上延伸以跨越或重叠有源区300。结果，有源区300包括布置在栅极211、213、221、223和伪栅极215、225的相对侧上的区域301-307。区域301和302位于栅极211的相对侧上并且配置为晶体管tr0的源极/漏极区。栅极211和区域301和302的组合是晶体管tr0的一部分。区域302和303位于栅极213的相对侧上，并且配置为晶体管tp0的源极/漏极区。栅极213和区域302和303的组合是晶体管tp0的一部分。区域303和304位于伪栅极215的相对侧上，并且配置为反熔丝存储器单元210的晶体管td0的源极/漏极区。伪栅极215和区域303和304的组合是晶体管td0的一部分。区域306和307位于栅极221的相对侧上，并且配置为晶体管tr1的源极/漏极区。栅极221和区域306和307的组合是晶体管tr1的一部分。区域305和306位于栅极223的相对侧上，并且配置为晶体管tp1的源极/漏极区。栅极223和区域305和306的组合是晶体管tp1的一部分。区域304和305位于伪栅极225的相对侧上，并且配置为反熔丝存储器单元220的晶体管td1的源极/漏极区。伪栅极225和区域304和305的组合是晶体管td1的一部分。在一些实施例中，术语“源极/漏极”指的是可以为源极区域或漏极区的区域。
如图2b中进一步所示，金属线320设置在有源区300上方并且沿着x方向延伸以跨过栅极211、213、221、223和伪栅极215、225。金属线320通过通孔330耦合到区域301和307。金属线320是如图2a所示的位线bl，并且通孔330对应于如图2a所示的节点n0和n1。
如上所述，以自上而下的顺序，栅极211、213、221、223和伪栅极215、225设置在有源区300之上，并且作为位线bl的金属线320设置在栅极211、213、221、223和伪栅极215、225之上。此外，如上所述的读取字线wlr和编程字线wlp设置在金属线320之上(下面参考图9a讨论)。作为位线bl的金属线320位于金属层m0中，在一些实施例中，金属层m0也称为“金属-0层”。在一些实施例中，读取字线wlr和编程字线wlp形成在金属层m0之上的金属层m1中，金属层m1也称为“金属-1层”。其他层在本发明的范围内。位于其他金属层中的至少位线bl、读取字线wlr或编程字线wlp在本发明的范围内。
在一些实施例中，栅极211、213、221、223和伪栅极215、225是多晶硅栅极。栅极211、213、221、223和伪栅极215、225的材料是出于说明目的而给出的。栅极211、213、221、223和伪栅极215、225的各种材料在本发明的预期范围内。例如，在各个实施例中，栅极211、213、221、223和伪栅极215、225包括金属。
图2c是根据本发明的一些实施例的沿着线10-10截取的图2a的反熔丝存储器阵列200a的布局结构200b的截面图。在参考图2b的图2c中，晶体管tr0、tp0、tr1、tp1、td0和td1构造有阱区350。在一些实施例中，阱区350形成在例如硅衬底或由任何其他适用的半导体材料形成的衬底中。区域301-307是阱区350的顶面内的掺杂区，并且配置为如上所述的源极/漏极区。此外，栅极氧化物层360覆盖阱区350的顶面。在一些实施例中，阱区350是p型阱区，并且区域301-307是n型掺杂区。在各个实施例中，阱区350用p型衬底实现。在一些实施例中，阱区350是n型阱区，并且区301-307是p型掺杂区。在各个实施例中，阱区350用n型衬底实现。在一些实施例中，区域301-307的两个相邻区域之间或者栅极211、213、221、223或伪栅极215、225的相应栅极之下的区域称为“沟道区”。
如图2c中所示，栅极211位于栅极氧化物层360上并且位于区域301和302上方并且位于区域301和302之间。此外，栅极211耦合到读取字线wlr0。栅极213位于栅极氧化物层360上并且位于区域302和303上方并且位于区域302和303之间。此外，栅极213耦合到编程字线wlp0。伪栅极215位于栅极氧化物层360上并且位于区域303和304上方并且位于区域303和304之间。此外，伪栅极215耦合到电压线vss。伪栅极225位于栅极氧化物层360上并且位于区域304和305上方并且位于区域304和305之间。此外，伪栅极225耦合到电压线vss。栅极223位于栅极氧化物层360上并且位于区域305和306上方并且位于区域305和306之间。此外，栅极223耦合到编程字线wlp1。栅极221位于栅极氧化物层360上并且位于区域306和307上方并且位于区域306和307之间。此外，栅极221耦合到读取字线wlr1。
参考图2b和图2c，金属线320设置在栅极211、213、221、223和伪栅极215、225上方。此外，金属线320通过通孔330耦合到区域301和307。在一些实施例中。通孔330设置在有源区300和金属线320之间的层处，并且还各自称为“vd”通孔。
如图2c所示，出于说明的目的，示出了图2a的反熔丝存储器阵列200a的结构。图2a的反熔丝存储器阵列200a的各种其他结构在本发明的预期范围内。例如，在一些实施例中，图2a的反熔丝存储器阵列200a的结构包括鳍式场效应晶体管(finfet)结构、金属氧化物半导体场效应晶体管(mosfet)结构等。
在一些方法中，由于集成电路制造技术中使用的设计规则检查(drc)的设计规则限制，两个相邻的存储器单元位于单独的区域上和/或通过增加产量的间距彼此分隔开。与一些方法相比，如图2b的实施例中所示，晶体管tr0和tp0的组、晶体管tr1和tp1的组以及晶体管td0和td1布置在相同的有源区300上，导致更宽松的设计规则检查(drc)限制。在一些实施例中，drc限制包括相邻存储器单元(例如，210和220)之间的间距约束，包括相邻存储器单元之间的多晶硅间距。通过具有更宽松的drc限制，存储器单元210和存储器单元220比一些方法更靠近地间隔开，导致反熔丝存储器阵列200a具有比一些方法更小的面积。
图2d是根据一些实施例的相应布局结构200b的布局设计200d的图。
布局设计200d是图2a的存储器单元200a的布局设计。布局设计200d可用于制造存储器单元200b或布局结构200b。
存储器单元200a的布局设计200d具有与如图2b所示的存储器单元200a的布局结构200b的配置类似的配置，因此，省略了类似的详细描述。例如，图2d的布局设计200d、图3c的布局设计300c、图4c的布局设计400c、图5c的布局设计500c、图7b的布局设计700b、图8b的布局设计800b、图9b的布局设计900b或图11c的布局设计1100c中的一个或多个的包括对准、长度和宽度、层级或层的结构关系以及配置类似于图2b至图2c的布局结构200b、图3b的布局结构300b、图4b的布局结构400b、图5b的布局结构500b、图7a的布局结构700a、图8a的布局结构800a、图9a的布局结构900a或图11a至图11b的布局结构1100a-1100b中的一个或多个的结构关系和配置，为了简洁起见，将不再描述类似的详细描述。
布局设计200d包括有源区布局图案300’、栅极布局图案211’、213’、221’和223’、伪栅极布局图案215’和225’、金属线布局图案320’和通孔布局图案330’。
在一些实施例中，有源区布局图案300’可用于制造相应的有源区300。
在一些实施例中，有源区布局图案300’的有源区布局图案301’、302’、303’、304’、305’、306’和307’可用于制造有源区300的相应区域301、302、303、304、305、306和307。
在一些实施例中，栅极布局图案211’、213’、221’和223’可用于制造相应的栅极211、213、221和223。
在一些实施例中，伪栅极布局图案215’和225’可用于制造相应的伪栅极215和225。
在一些实施例中，金属线布局图案320’可用于制造相应的金属线320。
在一些实施例中，通孔布局图案330’可用于制造相应的通孔330。布局设计200d中的图案的其他配置或数量在本发明的范围内。
图3a是根据本发明的各个实施例的反熔丝存储器阵列300a的电路图。图。图3b是根据本发明的一些实施例的图3a的反熔丝存储器阵列300a的布局结构300b的示意图的顶视图。与图2a相比，图3a中的反熔丝存储器阵列300a的布局结构300b包括：单个晶体管td，以在晶体管tp0和tp1之间实现伪器件。换句话说，包括晶体管tr0和tp0的存储器单元以及包括晶体管tr1和tp1的存储器单元共享一个晶体管td。共享的晶体管td配置为用于将晶体管tp0和tp1彼此电隔离的隔离晶体管。与图1相比，在反熔丝存储器阵列300a中有四个晶体管tp0、tp1、tr0和tr1与一个晶体管td。因此，在一些实施例中，反熔丝存储器阵列300a也称为“4t1d”存储器单元。
在图3b中，与图2b相比，布局结构300b包括布置在栅极213和223之间的伪栅极215，并且区域303和305位于伪栅极215的相对侧上并且配置为晶体管td的源极/漏极区。伪栅极215和区域303和305的组合是晶体管td的一部分。换句话说，与图2b相比，反熔丝存储器阵列300b不包括伪栅极225和区域304。采用图3b的布局结构，与一些方法相比，减小了反熔丝存储器阵列300a的布局面积。
图3c是根据一些实施例的相应布局结构300b的布局设计300c的图。
布局设计300c是图3a的存储器单元300a的布局设计。布局设计300c可用于制造存储器单元300a或布局结构300b。
存储器单元300a的布局设计300c具有与如图3b所示的存储器单元300a的布局结构300b类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计300c是布局设计200d的变型。与图2d的布局设计200d相比，布局设计300c不包括区域布局图案304’和伪栅极布局图案225’，并且因此省略类似的详细描述。布局设计300c中的其他配置或数量的图案在本发明的范围内。
图4a是根据本发明的各个实施例的反熔丝存储器阵列400a的电路图。图4b是根据本发明的一些实施例的图4a的反熔丝存储器阵列400a的布局400b的示意图的顶视图。与图2a相比，图4a中的反熔丝存储器阵列400a还包括附加晶体管td。因此，反熔丝存储器阵列400a包括在晶体管tp0和tp1之间配置为伪器件的三个晶体管td0、td1、td。换句话说，反熔丝存储器阵列400a包括三个晶体管td，它们配置为用于将晶体管tp0和tp1彼此电隔离的隔离晶体管。与图1相比，在反熔丝存储器阵列400a中有四个晶体管tp0、tp1、tr0和tr1以及三个晶体管td0、td1、td。因此，在一些实施例中，反熔丝存储器阵列400a也称为“4t3d”存储器单元。在一些实施例中，“4t3d”存储器单元是“2t2d”存储器单元和“2t1d”存储器单元的组合。
在图4b中，与图2b相比，布局结构400b包括布置在伪栅极215和225之间的附加伪栅极410。区域304和310位于附加伪栅极410的相对侧上，并且配置为附加晶体管td的源极/漏极区。附加伪栅极410和区域304和310的组合是附加晶体管td的一部分。区域305和310位于伪栅极225的相对侧上，并且配置为晶体管td1的源极/漏极区。伪栅极225和区域305和310的组合是晶体管tp1旁边的晶体管td1的一部分。
根据上面参考图2a至图2b、图3a至图3b和图4a至图4b讨论的实施例，晶体管td或对应于晶体管td的伪栅极的数量是出于说明的目的。晶体管td或对应于晶体管td的伪栅极的各种数量在本发明的预期范围内。换句话说，晶体管td或对应于晶体管td的伪栅极的数量是一个或多个。
图4c是根据一些实施例的相应布局结构400b的布局设计400c的图。
布局设计400c是图4a的存储器单元400a的布局设计。布局设计400c可用于制造存储器单元400a或布局结构400b。
存储器单元400a的布局设计400c具有与如图4b中所示的存储器单元400a的布局结构400b的配置类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计400c是布局设计200d的变型。与图2d的布局设计200d相比，布局设计400c还包括区域布局图案310’和伪栅极布局图案410’，因此省略类似的详细描述。
在一些实施例中，有源区布局图案300’的有源区布局图案310’可用于制造有源区300的相应区域310。
在一些实施例中，伪栅极布局图案410’可用于制造相应的伪栅极410。布局设计400c中的其他配置或图案数量都在本发明的范围内。
图5a是根据本发明的各个实施例的反熔丝存储器阵列500a的电路图。在图5a中，反熔丝存储器阵列500a包括两个存储器阵列单元510和520。存储器阵列单元510类似于如图2a或图2b中所示的反熔丝存储器阵列200a。存储器阵列单元520类似于存储器阵列单元510，但存储器阵列单元520耦合到读取字线和与读取字线不同的编程字线，并且编程字线耦合到存储器阵列单元510。
存储器阵列单元520包括晶体管tr2、tp2、tr3、tp3和耦合在晶体管tp2和tp3之间的两个晶体管td。晶体管td彼此耦合。晶体管tp2耦合在晶体管tr2和td之间。晶体管tp3耦合在晶体管tr3和td之间。晶体管tr2、tr3、tp2、tp3分别耦合到读取字线wlr2、wlr3和编程字线wlp2、wlp3。晶体管tr2的源极/漏极端子和晶体管tr1的源极/漏极端子在节点n1处彼此耦合到位线bl。晶体管tr3的源极/漏极端子在节点n2处耦合到至少相同的位线bl。利用图5a的布置，每个存储器单元包括一个晶体管tr和一个晶体管tp，它们配置为共享相同的位线bl以及包括相应的读取字线wlr和相应的编程字线wlp。在一些实施例中，利用图5a的布置，每个存储器阵列单元(例如，510或520)也称为“4t2d”存储器单元，或两个“2t1d”存储器单元的组合。
在图5a中，在一些实施例中，附加存储器阵列单元530的一部分包括晶体管tr4和tp4，并且类似于存储器阵列单元510。附加存储器阵列单元530在节点n2处耦合到存储器阵列单元520和相同位线bl。晶体管tr4和tp4分别耦合到读取字线wlr4和编程字线wlp4。为了简化说明，在此未示出和描述附加存储器阵列单元中的其他晶体管。
图5b是根据本发明的一些实施例的图5a的反熔丝存储器阵列500a的布局结构500b的示意图的顶视图。如图5b所示，存储器阵列单元510的布局结构类似于如图2b所示的反熔丝存储器阵列200a的布局结构200b。存储器阵列单元520具有与存储器阵列单元510的布局结构类似的布局结构，但是存储器阵列单元520耦合到不同的相应读取字线和不同的相应编程字线，如上面针对图5a所讨论的。存储器阵列单元520包括栅极521-524和伪栅极525、526。栅极521-524和伪栅极525、526跨越相同的有源区300。有源区300包括布置在栅极521、栅极522、伪栅极525、伪栅极526、栅极524、栅极523的相应侧上的区域308-313。区域308-313配置为如上所述的晶体管tr2、tp2、td、td、tr3和tp3的相应源极/漏极区。在一些实施例中，栅极521-524或伪栅极525、526中的至少一个是多晶硅栅极。各种类型的栅极521-524和伪栅极525、526都在本发明的预期范围内。
在图5b中，区域307和308位于栅极521的相对侧上，并且一起是晶体管tr2的一部分。栅极522和栅极522的相对侧上的区域308和309的组合是晶体管tp2的一部分。栅极525和栅极525的相对侧上的区域309和310的组合是晶体管td的一部分。栅极526和栅极526的相对侧上的区域310和311的组合是晶体管td的一部分。栅极524和栅极524的相对侧上的区域311和312的组合是晶体管tp3的一部分。栅极523和栅极523的相对侧上的区域312和313的组合是晶体管tr3的一部分。金属线320位于有源区300上方并且还跨越栅极521-524和伪栅极525、526。金属线320通过通孔330耦合到区域301、307和313，并且配置为共享或公共位线bl。耦合到区域301、307和313的通孔330对应于如图5a所示的节点n0、n1和n2。
在一些实施例中，每个源极/漏极区位于一对栅极之间，使得形成的两个晶体管布置成共享一个源极/漏极区。例如，作为源极/漏极区的区域307位于栅极221和521之间，并且晶体管tr1和tr2共享区域307，如图5b所示。根据各种制造工艺，在各个实施例中，相邻的一对晶体管称为具有彼此耦合的相应的源极/漏极区。例如，晶体管tr1和tr2具有彼此耦合的相应源极/漏极区，并且还通过通孔330耦合到金属线320。
在图5b中，如上在图5a中讨论的包括晶体管tr4和tp4的附加存储器阵列单元530包括相应的栅极527、528。栅极527、528跨越有源区300，使得有源区300包括布置在栅极527、528的相应侧上的区域314、315，配置为晶体管tr4和tp4。为简单起见，这里未示出和描述其相应侧上的其他栅极和区域。
图5c是根据一些实施例的相应布局结构500b的布局设计500c的图。
布局设计500c是图5a的存储器单元500a的布局设计。布局设计500c可用于制造存储器单元500a或布局结构500b。
存储器单元500a的布局设计500c具有与如图5b所示的存储器单元500a的布局结构500b的配置类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计500c是布局设计200d的变型。与图2d的布局设计200d相比，布局设计500c还包括有源区布局图案308’、309’、310’、311’、312’、313’、314’和315’、栅极布局图案521’、522’、523’、524’、527’和528’以及伪栅极布局图案525’和526’。
在一些实施例中，有源区布局图案300’的有源区布局图案308’、309’、310’、311’、312’、313’、314’和315’可用于制造有源区300的相应区域308、309、310、311、312、313、314和315。
在一些实施例中，栅极布局图案521’、522’、523’、524’、527’和528’可用于制造相应的栅极521、522、523、524、527和528。
在一些实施例中，伪栅极布局图案525’和526’可用于制造相应的伪栅极525和526。布局设计500c中的图案的其他配置或数量都在本发明的范围内。
图6是根据本发明的各个实施例的反熔丝存储器阵列600的电路图。在图6中，反熔丝存储器阵列600包括对应于如图5a所示的反熔丝存储器阵列500a的一部分的电路配置。如图6所示，反熔丝存储器阵列600包括存储器单元的第一行r1、存储器单元的第二行r2和存储器单元的第三行r3。存储器单元的第一行r1耦合到位线bl0。存储器单元的第一行r1中的晶体管分别耦合到读取字线wlr1-wlr4、编程字线wlp1-wlp4和电压线vss，如上面在图5a中所讨论的。存储器单元的第二行r2在节点n3和n4处耦合到位线bl1。存储器单元的第三行r3在节点n5和n6处耦合到位线bl2。存储器单元的第二行r2和第三行r3中的每个具有与存储器单元的第一行r1的电路配置类似的电路配置。换句话说，第二行r2和第三行r3中的晶体管相应地耦合到读取字线wlr1-wlr4、编程字线wlp1-wlp4和电压线vss，分别类似于针对第一行r1中的晶体管中所示的。
图6示出了分别耦合到位线bl0-bl2的三行存储器单元，仅用于说明目的。耦合到相应位线、字线和电压线的存储器单元的其他数量的行在本发明的预期范围内。
图7a是根据本发明的一些实施例的图6的反熔丝存储器阵列600的布局结构700a的示意图的顶视图。在图7a中，反熔丝存储器阵列600中的存储器单元的第一行r1具有与图5b的反熔丝存储器阵列500a的布局结构500b的一部分类似的布局结构。此外，反熔丝存储器阵列600的布局结构700a还包括连续有源区702和710。有源区300、702和710彼此分隔开和/或断开并且在相同方向上(例如，x方向)延伸。在一些实施例中，有源区702和710具有与有源区300相同的半导体材料。
与图5b的布局结构500b相比，栅极221、223、521-524、527、528和伪栅极225、525、526延伸至进一步跨过有源区702和710。有源区702和710中的每个因此包括位于栅极221、223、521-524、527、528和伪栅极225、525、526的每一侧上的区域，该区域配置为源极/漏极区。因此，栅极221、223、521-524、527、528和伪栅极225、525、526与其每一侧上的区域组合是与图6中的晶体管相相应的晶体管的一部分。
布局结构700a还包括分别设置在有源区702和710上方的金属线705和715。金属线705和715在与有源区702和710的方向相同的方向上延伸，并且配置为公共位线bl1和bl2，如图6所示。金属线705和715也跨越栅极221、223、521-524、527、528和伪栅极225、525、526。金属线705通过通孔730耦合到有源区702，并且通孔730对应于如图6所示的节点n3和n4。金属线715通过通孔735耦合到有源区710，并且通孔735对应于节点n5和n6，如图6所示。
在一些实施例中，布局结构700a还包括金属段750、通孔752和通孔754。在一些实施例中，金属段750包括金属段750a、750b、...、750f中的一个或多个。在一些实施例中，通孔752包括通孔752a、752b、...、752f中的一个或多个。在一些实施例中，通孔754包括通孔754a、754b、...、754f中的一个或多个。金属段750配置为将上述栅极耦合到相应的字线(下面在图9a中讨论)。在一些实施例中，相应的栅极通过通孔752耦合到金属段750，并且金属段750通过通孔754耦合到相应的字线，如图9a所示。在一些实施例中，通孔752设置在彼此相同的层级上。在一些实施例中，每个通孔752以自上而下的顺序设置在相应的栅极(或伪栅极)与相应的金属段750之间，并且也称为“vg”通孔。在一些实施例中，通孔754设置在彼此相同的层级上。在一些实施例中，每个通孔754以自上而下的顺序设置在相应的金属段750和相应的字线wl之间，并且也称为“v0”通孔。在一些实施例中，通孔754在通孔752之上，并且通孔752在通孔330之上。在一些实施例中，金属段750和金属线320、705、715设置在相同的金属层(例如，m0)处。在一些实施例中，金属段750和金属线320、705、715包括相同的材料，该材料包括例如钛(ti)、铝(al)、铜(cu)等。
在图7a中，金属段750a-750c彼此分隔开并且布置在金属线320和705之间。金属段750d-750f彼此分隔开并且布置在金属线705和715之间。栅极221是通过通孔752a耦合到金属段750a，并且金属段750a通过通孔754a耦合到相应的字线wlr1(图9a)。栅极524通过通孔752b耦合到金属段750b，并且金属段750b通过通孔754b耦合到相应的字线wlp3(图9a)。栅极528通过通孔752c耦合到金属段750c，并且金属段750c通过通孔754c耦合到相应的字线wlp4(图9a)。栅极223通过通孔752d耦合到金属段750d，并且金属段750d通过通孔754d耦合到相应的字线wlp1(图9a)。栅极522通过通孔752e耦合到金属段750e，并且金属段750e通过通孔754e耦合到相应的字线wlp2(图9a)。栅极527通过通孔752f耦合到金属段750f，并且金属段750f通过通孔754f耦合到相应的字线wlr4(图9a)。
通过使金属段750位于有源区300、702和710之间，由于如上所述的栅极221、524、528、223、522、527将通过金属段750耦合到相应的字线，所以不使用位于例如金属层m0之上以将栅极耦合到相应字线的附加金属层，与一些方法相比，导致更少的制造工艺和更简单的工艺。
如图7a所示的有源区、作为位线的金属线、以及金属线之间的金属段的数量是用于说明目的。对应于如图6所示的电路配置，为了简化说明，这里未示出和详述其他有源区、金属线和金属段。有源区、作为位线的金属线或金属段的一个或多个的其他数量在本发明的预期范围内。
图7b是根据一些实施例的相应布局结构700a的布局设计700b的图。
布局设计700b是图6的存储器单元600的布局设计。布局设计700b可用于制造存储器单元600或布局结构700a。
存储器单元600的布局设计700b具有与图7a的布局结构700a的配置类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计700b是布局设计500c的变型。与图5c的布局设计500c相比，布局设计700b还包括有源区布局图案702’和710’、金属线布局图案705’和715’、金属段布局图案750’、通孔布局图案752’和通孔布局图案754’。
在一些实施例中，有源区布局图案702’和710’可用于制造相应的有源区702和710。
在一些实施例中，金属线布局图案705’和715’可用于制造相应的金属线705和715。
在一些实施例中，金属段布局图案750’可用于制造相应的金属段750。在一些实施例中，金属段布局图案750’包括金属段布局图案750a’、750b’、......、750f’中的一个或多个。在一些实施例中，金属段布局图案750a’、750b’、...、750f’可用于制造相应的金属段750a、750b、...、750f。
在一些实施例中，通孔布局图案752’可用于制造相应的通孔752。在一些实施例中，通孔布局图案752’包括通孔布局图案752a’、752b’、...、752f’中的一个或多个。在一些实施例中，通孔布局图案752a’、752b’、...、752f’可用于制造相应的通孔752a、752b、...、752f。
在一些实施例中，通孔布局图案754’可用于制造相应的通孔754。在一些实施例中，通孔布局图案754’包括通孔布局图案754a’、754b’、...、754f’中的一个或多个。在一些实施例中，通孔布局图案754a’、754b’、...、754f’可用于制造相应的通孔754a、754b、...、754f。布局设计700b中的图案的其他配置或数量在本发明的范围内。
图8a是根据本发明的各个实施例的图6的反熔丝存储器阵列600的布局结构800a的示意图的顶视图。与图7a相比，图8a的布局结构800a还包括：如上所述的配置为电压线vss的金属线810。金属线810布置在伪栅极225、525、526上方，并且通过通孔815耦合到伪栅极225、525、526。通孔815包括通孔815a、815b或815c中的一个或多个。伪栅极225通过通孔815a耦合到金属线810。伪栅极525通过通孔815b耦合到金属线810。伪栅极526通过通孔815c耦合到金属线810。在一些实施例中，金属线810和金属线320、705、715设置在相同的金属层m0上。在一些实施例中，金属线810和金属线320、705、715包括相同的材料。在一些实施例中，通过设置在相同的金属层m0或包括相同的材料，金属线810和金属线320、705、715可以以相同的工艺形成，与一些方法相比，导致更少的制造工艺和更简单的工艺。
图8b是根据一些实施例的相应布局结构800a的布局设计800b的图。
布局设计800b是图6的存储器单元600的布局设计。布局设计800b可用于制造存储器单元600或布局结构800a。
存储器单元600的布局设计800b具有与图8a的布局结构800a的配置类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计800b是布局设计700b的变型。与图7b的布局设计700b相比，布局设计800b还包括金属线布局图案810’和通孔布局图案815’。
在一些实施例中，金属线布局图案810’可用于制造相应的金属线810。
在一些实施例中，通孔布局图案815’可用于制造相应的通孔815。在一些实施例中，通孔布局图案815’包括通孔布局图案815a’、815b’或815c’中的一个或多个。在一些实施例中，通孔布局图案815a’、815b’或815c’可用于制造相应的通孔815a、815b或815c。
布局设计800b中的图案的其他配置或数量在本发明的范围内。
图9a是根据本发明的各个实施例的图6的反熔丝存储器阵列600的布局结构900a的示意图的顶视图。与图7a相比，图9a的布局结构900a还包括如上所述的配置为编程字线wlp的金属线910，以及如上所述的配置为读取字线wlr的金属线915。金属线910和915布置成跨越金属线320、705、715。在一些实施例中，金属线910和915设置在相同的金属层m1处，金属层m1位于金属层m0之上，金属线320、705、715设置在金属层m0中。在一些实施例中，金属线910和915设置在彼此不同的金属层处。金属线910包括金属线910a、910b、......、910d中的一个或多个。金属线915包括金属线915a、915b、...、915d中的一个或多个。
在下文中讨论栅极和相应的编程字线之间的示例性连接。栅极223通过通孔752d耦合到金属段750d，并且金属段750d通过通孔754d耦合到配置为编程字线wlp1的金属线910a。换句话说，栅极223耦合到编程字线wlp1。栅极522通过通孔752e耦合到金属段750e，并且金属段750e通过通孔754e耦合到配置为编程字线wlp2的金属线910b。换句话说，栅极522耦合到编程字线wlp2。栅极524通过通孔752b耦合到金属段750b，并且金属段750b通过通孔754b耦合到配置为编程字线wlp3的金属线910c。换句话说，栅极524耦合到编程字线wlp3。栅极528通过通孔752c耦合到金属段750c，并且金属段750c通过通孔754c耦合到配置为编程字线wlp4的金属线910d。换句话说，栅极528耦合到编程字线wlp4。
在下文中讨论栅极和相应的读取字线之间的示例性连接。栅极221通过通孔752a耦合到金属段750a，并且金属段750a通过通孔754a耦合到配置为读取字线wlr1的金属线915a。换句话说，栅极221耦合到读取字线wlr1。栅极527通过通孔752f耦合到金属段750f，并且金属段750f通过通孔754f耦合到配置为读取字线wlr4的金属线915b。换句话说，栅极527耦合到读取字线wlr4。金属线915c和915d通过其他金属段(未示出)耦合到其他栅极(未示出)，为了简化说明，未示出。因此，这里不再进一步描述金属线915c和915d与相应的栅极之间的连接。
在一些实施例中，一条或多条金属线910的宽度与一条或多条金属线915的宽度相同。为了实现各种电路特性，配置为编程字线wlp的一条或多条金属线910的宽度大于或小于配置为读取字线wlr的一条或多条金属线915的宽度。例如，参考图10。
图9b是根据一些实施例的相应布局结构900a的布局设计900b的图。
布局设计900b是图6的存储器单元600的布局设计。布局设计900b可用于制造存储器单元600或布局结构900a。
存储器单元600的布局设计900b具有与图9a的布局结构900a类似的配置，因此，省略了类似的详细描述。
在一些实施例中，布局设计900b是布局设计700b的变型。与图7b的布局设计700b相比，布局设计900b还包括金属线布局图案910’和915’。
在一些实施例中，金属线布局图案910’和915’可用于制造相应的金属线910和915。
在一些实施例中，金属线布局图案910’包括金属线布局图案910a’、910b’、...、910d’中的一个或多个。在一些实施例中，金属线布局图案910a’、910b’、......、910d’可用于制造相应的金属线910a、910b、...、910d。
在一些实施例中，金属线布局图案915’包括金属线布局图案915a’、915b’、...、915d’中的一个或多个。在一些实施例中，金属线布局图案915a’、915b’、...、915d’可用于制造相应的金属线915a、915b、...、915d。布局设计900b中的图案的其他配置或数量在本发明的范围内。
图10是根据本发明的一些实施例的图9a的布局结构900a或图6的反熔丝存储器阵列600的一部分的等效电路1000的示意图。例如，图10包括行r1和r2中的晶体管tp1和tr1。在图10中，编程字线wlp1具有寄生电阻r1并且耦合到晶体管tp1的栅极端子。在一些实施例中，在读取操作期间，当向编程字线wlp1施加电压(例如，1.8伏特)时，相应地生成流过寄生电阻r1和晶体管tp1的读取电流i1。在施加的电压恒定的情况下，当编程字线wlp1的寄生电阻r1减小时，读取电流i1增加，从而改善和增强读取操作。因此，如图9a所示，当作为编程字线wlp1的金属线910的宽度例如大于作为读取字线wlr1的金属线915的宽度时，与具有相同宽度的金属线910和915的条件相比，编程字线wlp1的寄生电阻r1相对减小。随着寄生电阻r1减小，如上所述的读取电流i1增加，从而改善和增强读取操作。因此，在一些实施例中，当配置为编程字线wlp1的金属线910的宽度大于配置为读取字线wlr1的金属线915的宽度时，改善了读取操作。
在一些实施例中，配置为编程字线wlp的金属线910中的至少一条的相应面积大于或小于配置为读取字线wlr的金属线915中的至少一条的相应面积。
图11a是根据本发明的一些实施例的具有布局单元a或b的图6的反熔丝存储器阵列600的布局结构1100a的示意图的顶视图。例如，布局结构1100a是具有标记的布局单元a或b的图7a的布局结构700a。在一些实施例中，布局单元a或b指的是相应的布局结构或相应的布局设计。例如，在图11a中，布局单元a和b指的是相应的结构元件。例如，在图11c中，布局单元a和b指的是相应的布局图案。
在一些实施例中，用“a”表示的布局单元包括耦合到相应的编程字线wlp的两个金属段750，用“b”表示的布局单元包括耦合到相应的读取字线wlr的一个金属段750。如图11a所示，右下布局单元“a”包括耦合到如上所述的编程字线wlp1和wlp2的两个金属段750，并且左上布局单元“a”包括耦合到如上所述的编程字线wlp3和wlp4的两个金属段750。另一方面，右上布局单元“b”包括耦合到如上所述的读取字线wlr1的一个金属段750，并且左下布局单元“b”包括耦合到如上所述的读取字线wlr4的一个金属段750。
图11b是根据本发明的一些实施例的图11a的布局单元a或b的布局结构1100b的示意图的顶视图。根据一些实施例，布局结构1100a可以配置为具有从左到右或从上到下的布局单元a或b的序列，如布局结构1100b中所示。在布局结构1100b中，在从左到右的方向(例如，x方向)上，布局单元以“abab”顺序布置。在布局结构1100b中，在从上到下的方向(例如，负y方向)上，布局单元以“abab”顺序布置。布局结构1100b包括4乘4个单元的阵列。在一些实施例中，布局结构1100b包括不同于4乘4的单元阵列的单元阵列。利用图11b中的布局结构1100b的布置，布局单元a和b均匀布置，导致布局结构1100b的面积优化。
图11c是根据本发明的一些实施例的具有布局单元a或b的图6的反熔丝存储器阵列600的布局设计1100c。例如，布局设计1100c是具有标记的布局单元a或b的图7b的布局设计700b。
在一些实施例中，用“a”表示的布局单元包括位于相应的编程字线wlp’上方的两个金属段布局图案750’，并且用“b”表示的布局单元包括位于相应的读取字线wlr上方的一个金属段布局图案750’。如图11a所示，右下布局单元“a”包括位于如上所述的编程字线wlp1和wlp2上方的两个金属段布局图案750’，并且左上布局单元“a”包括位于如上所述的编程字线wlp3和wlp4上方的两个金属段布局图案750’。另一方面，右上布局单元“b”包括位于如上所述的读取字线wlr1上方的一个金属段布局图案750’，并且左下布局单元“b”包括位于如上所述的读取字线wlr4上方的一个金属段布局图案750’。
图12a是根据本发明的各个实施例的布局1200a的示意图的顶视图。例如，在一些实施例中，图12a至图12b的布局1200a-1200b对应于布局结构的示意图，该布局结构是布局结构11a的变型。例如，在一些实施例中，图12a至图12b的布局1200a-1200b对应于布局设计1200a的示意图，布局设计1200a是布局设计1100c的变型。与图11a相比，布局结构或布局设计1200a的右上布局单元是布局单元“a”并且耦合到编程字线wlp1和wlp2，并且右下布局单元是耦合到读取字线wlr2的布局单元“b”。布局结构或布局设计1200a还包括布置在左下侧的另一布局单元“b”和布置在左上侧的另一布局单元“a”。因此，图12a的布局结构或布局设计1200a的布局单元在从左到右方向(例如，x方向)上以“aabb”顺序布置。
图12b是根据本发明的一些实施例的图12a的布局单元a或b的布局1200b的示意图的顶视图。根据一些实施例，布局1200a可以配置为具有从布局1200b中所示的从左到右或从上到下的布局单元a或b的顺序。在布局1200b中，在从左到右的方向(例如，x方向)上，布局单元以“aabb”顺序布置。在布局1200b中，在从上到下的方向(例如，负y方向)上，布局单元以“abab”顺序布置。布局1200b包括4乘4个单元的阵列。在一些实施例中，布局1200b包括与4乘4的单元阵列不同的单元阵列。
图13a是根据本发明的各个实施例的具有布局单元a或b的图6的反熔丝存储器阵列600的变型的布局1300a的示意图的顶视图。例如，在一些实施例中，图13a至图13b的布局1300a-1300b对应于布局结构的示意图，该布局结构是布局结构1100a的变型。例如，在一些实施例中，图13a至图13b的布局1300a-1300b对应于布局设计的示意图，该布局设计是布局设计1100c的变型。与图11a相比，左下布局单元是耦合到编程字线wlp3和wlp4的布局单元“a”，并且右下布局单元是耦合到读取字线wlr2的布局单元“b”。布局设计1300a还包括布置在右上侧的另一布局单元“b”，并且包括布置在左上侧的另一布局单元“a”。因此，以从上到下的布置顺序布置的图13a的布局1300a的布局单元称为布置为“aabb”。
图13b是根据本发明的一些实施例的图13a的布局单元a或b的布局1300b的示意图的顶视图。根据一些实施例，布局1300a可配置为具有从左到右或从上到下的布局单元a或b的顺序，如布局1300b中所示。在布局1300b中，在从左到右的方向(例如，x方向)上，布局单元以“abab”顺序布置。在布局1300b中，在从上到下的方向(例如，负y方向)上，布局单元以“aabb”顺序布置。布局1300b包括4乘4个单元的阵列。在一些实施例中，布局1300b包括与4乘4的单元阵列不同的单元阵列。
如上所述的布局单元“a”和“b”的配置是出于说明性目的而给出的。布局单元“a”和“b”的各种配置在本发明的预期范围内。例如，在各个实施例中，布局单元“a”仅包括耦合到相应的编程字线wlp的一个金属段750，并且布局单元“b”仅包括耦合到相应的读取字线wlr的一个金属段750。
图14是根据一些实施例的生成ic器件的布局图的方法1400的流程图。在一些实施例中，执行方法1400以生成包括如上所述的实施例的布局的布局。例如，在一些实施例中，方法1400配置为生成图2d的布局设计200d、图3c的布局设计300c、图4c的布局设计400c、图5c的布局设计500c、图7b的布局设计700b、图8b的布局设计800b、图9b的布局设计900b、图11c的布局设计1100c、图12a的布局1200a或图13a的布局设计1300a中的一个或多个。
为简单起见，下面参考图2b的布局200b解释方法1400，但是不限于此。
在一些实施例中，方法1400中的一些或全部由计算机的处理器执行。在一些实施例中，方法1400中的一些或全部由下面参考图15讨论的ic器件设计系统1500的处理器1502执行。
方法1400的一些或所有操作能够作为在设计室中执行的设计工艺的一部分来执行，例如，下面参考图16讨论的设计室1620。
在一些实施例中，方法1400的操作以图14中描绘的顺序执行。在一些实施例中，方法1400的操作以不同于图14中描绘的顺序的顺序执行。在一些实施例中，在执行方法1400的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。
在操作1410中，布置连续有源区(od)布局图案300’。例如，在图2d中，有源区(od)布局图案300’被布置并且例如在x方向上连续地延伸。
在操作1420中，生成跨越有源区(od)的相应栅极布局图案。例如，在图2d中，栅极布局图案211’、213’、221’和223’以及伪栅极布局图案215’和225’生成并且彼此分隔开，并且在例如y方向上延伸以跨越或重叠有源区布局图案300’。结果，有源区布局图案300’包括布置在如上所述的栅极布局图案211’、213’、221’，223’和伪栅极布局图案215’、225’的相对侧上的区域布局图案301’-307’。
在操作1430中，在有源区布局图案的相应边缘区上生成相应的通孔布局图案。例如，在图2d中，在有源区布局图案300’和位线bl布局图案之间的区域布局图案301’和307’上生成通孔布局图案330’。
在操作1440中，在有源区布局图案之上生成金属线布局图案，跨越相应的栅极布局图案并且重叠相应的通孔布局图案。例如，在图2d中，金属线布局图案320’在有源区布局图案300’之上生成，并且在x方向上延伸以跨越栅极布局图案211’、213’、221’，223’和伪栅极布局图案215’、225’，并且与通孔布局图案330’重叠。在连接中，金属线布局图案320’是位线bl布局图案。
参考图2d的布局设计200d示例性地讨论了如上所示的方法1400的操作。提供方法1400的操作是出于说明性目的，并且还适用于生成具有如上所述的实施例的类似相应布局结构的其他布局设计。在各个实施例中，方法1400还包括生成如上所述的相应布局结构300b、400b、500b、700a、800a、900a、1100a、1200a和1300a的相应布局设计部分的附加操作。例如，在一些实施例中，方法1400还包括以下操作：布置可用于制造相应的连续有源区(例如，图7a的300、702、710)的多个连续有源区布局图案(例如，图7b的布局设计700b的300’、702’、710’)，生成可用于制造相应的多个金属段布局图案(例如，图7b的750’)的多个金属段布局图案(例如，图7b的750’)，以及生成作为位线布局图案bl的多个金属线布局图案(例如，图7b的布局设计700b中的320’、705’、715’)。在一些实施例中，多个金属线布局图案(例如，图7b的布局设计700b的320’、705’、715’)可用于制造作为位线bl的相应的金属线(例如，图7a的320、705、715)，如图7a的布局结构700a所示。
在一些实施例中，方法1400还包括生成至少一个电压线布局图案810’或815’(例如，图8a的vss)的操作，如图8a的布局结构800a中所示。
在一些实施例中，方法1400还包括生成金属线布局图案910’以及生成金属线布局图案915’的操作，该金属线布局图案910’可用于制造配置为编程字线wlp的相应金属线910，金属线布局图案915’可用于制造配置为读取字线wlr的相应金属线915，如图9a的布局结构900a所示。
图15是根据一些实施例的ic器件设计系统1500的框图。根据一些实施例，以上关于图14讨论的方法1400的一个或多个操作可以使用ic器件设计系统1500实现。
在一些实施例中，ic器件设计系统1500是包括硬件处理器1502和非暂时性计算机可读存储介质1504的计算设备。其中，非暂时性计算机可读存储介质1504用以下编码：即，存储计算机程序代码1506，即一组可执行指令。硬件处理器1502执行计算机程序代码1506表示(至少部分地)ic器件设计系统，其实现例如以上关于图14所讨论的方法1400的一部分或全部(下文中，所述工艺和/或方法)。
处理器1502经由总线1508电耦合到非暂时性计算机可读存储介质1504。处理器1502还通过总线1508电耦合到i/o接口1510。网络接口1512还经由总线1508电连接到处理器1502。网络接口1512连接到网络1514，使得处理器1502和非暂时性计算机可读存储介质1504能够经由网络1514连接到外部元件。处理器1502配置为执行编码在非暂时性计算机可读存储介质1504中的计算机程序代码1506，以使ic器件设计系统1500可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器1502是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
在一个或多个实施例中，非暂时性计算机可读存储介质1504是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，非暂时性计算机可读存储介质1504包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，非暂时性计算机可读存储介质1504包括压缩盘-只读存储器(cd-rom)、压缩盘-读/写(cd-r/w)和/或数字视频盘(dvd)。
在一个或多个实施例中，非暂时性计算机可读存储介质1504存储计算机程序代码1506，计算机程序代码1506配置为使ic器件设计系统1500可用于执行所述工艺和/或方法1400的一部分或全部。在一个或多个实施例中，非暂时性计算机可读存储介质1504还存储有助于执行所述工艺和/或方法的一部分或全部的信息。在各个实施例中，非暂时性计算机可读存储介质1504存储至少一个ic布局图1520或至少一个设计规范1522中的一个或组合，每个都在上面关于方法1400和图1至图9b与图11a至图13b讨论，或者至少一种布局设计可用于制造相应的布局结构200b、300b、400b、500b、700a-900a、1100a-1100b、1200a-1200b或1300a-1300b。
在一些实施例中，非暂时性计算机可读存储介质1504存储用于与制造机器接口的指令(例如，计算机程序代码1506)。指令(例如，计算机程序代码1506)使处理器1502能够生成制造机器可读的制造指令，以在制造工艺期间有效地实现方法1400。
ic器件设计系统1500包括i/o接口1510。i/o接口1510耦合到外部电路。在各个实施例中，i/o接口1510包括键盘、小键盘、鼠标、跟踪球、触控板、显示器、触摸屏和/或光标方向键中的一个或组合，用于将信息和命令传送到处理器1502和/或从处理器1502传送信息和命令。
ic器件设计系统1500还包括耦合到处理器1502的网络接口1512。网络接口1512允许系统1500与网络1514通信，一个或多个其他计算机系统连接到网络1514。网络接口1512包括无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1394。在一个或多个实施例中，所述工艺和/或方法的一部分或全部在两个或更多个系统1500中实现。
ic器件设计系统1500配置为通过i/o接口1510接收信息。通过i/o接口1510接收的信息包括至少一个设计规则指令中的一个或组合、至少一组标准、至少一个设计规则、至少一个drm和/或由处理器1502处理的其他参数供。该信息通过总线1508传送到处理器1502。ic器件设计系统1500配置为通过i/o接口1510发送和/或接收与用户接口有关的信息。
在一些实施例中，所述工艺和/或方法1400的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提及的工艺和/或方法1400的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法1400的一部分或全部被实现为软件应用的插件。在一些实施例中，所提到的工艺和/或方法1400中的至少一个被实现为作为eda工具的一部分的软件应用。在一些实施例中，使用诸如可从cadencedesignsystems公司获得的
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储器单元，例如，光盘(诸如dvd)、磁盘(例如硬盘)、半导体存储器(例如rom、ram、存储卡等)中的一个或多个。
通过可用于实现方法1400的一个或多个操作，如上面关于图1至图9b和图13a至图13b所讨论的那样，ic器件设计系统1500实现了上面关于方法1400讨论的益处。
图16是根据一些实施例的ic制造系统1600以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用制造系统1600制造半导体集成电路的层中的(a)一个或多个半导体掩模或(b)至少一个组件中的至少一个。
在图16中，ic制造系统1600包括在设计、开发和制造周期和/或与制造ic器件1660有关的服务中彼此交互的实体，诸如设计室1620、掩模室1630和ic厂商/制造商(“fab”)1650。系统1600中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1620、掩模室1630和ic制造商1650中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1620、掩模室1630和ic制造商1650中的两个或多个共存于共同设施中并且使用共同资源。
基于上面关于图1至图9b和图11a至图13b讨论的方法1400，设计室(或设计团队)1620生成ic设计布局1622。ic设计布局1622包各种几何图案，几何图案对应于构成ic器件1660的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个ic部件。例如，ic设计布局1622的部分包括各种ic部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源极和漏极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室1620实施适当的设计工序(包括上面关于图1至图9b和图11a至图13b讨论的方法1400)以形成ic设计布局1622。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。ic设计布局1622呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局1622可以用gdsii文件格式或dfii文件格式表示。
掩模室1630包括数据准备1632和掩模制造1644。掩模室1630使用ic设计布局1622来制造一个或多个掩模，用于根据ic设计布局1622制造ic器件1660的各个层。掩模室1630实施掩模数据准备1632，其中ic设计布局1622转换为代表性数据文件(“rdf”)。掩模数据准备1632将rdf提供给掩模制造1644。掩模制造1644包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。ic设计布局1622由掩模数据准备1632操纵，以符合掩模写入器的特定特性和/或ic制造商1650的要求。在图16中，掩模数据准备1632和掩模制造1644示出为单独的要素。在一些实施例中，掩模数据准备1632和掩模制造1644可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1632包括光学邻近校正(opc)，opc使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。opc调整ic设计布局1622。在一些实施例中，掩模数据准备1632包括进一步的分辨率增强技术(ret)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ilt)，ilt将opc视为逆成像问题。
在一些实施例中，掩模数据准备1632包括掩模规则检查器(mrc)，mrc使用一组掩模创建规则检查已经经受opc中的工艺的ic设计布局1622，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局1622以补偿掩模制造1644期间的限制，这可以撤消由opc实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备1632包括光刻工艺检查(lpc)，lpc模拟将由ic制造商1650实施以制造ic器件1660的处理。lpc基于ic设计布局1622模拟该处理以创建模拟制造的器件，诸如ic器件1660。lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑各种因素，诸如空间图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)、其他合适的因子等或它们的组合。在一些实施例中，在通过lpc创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步细化ic设计布局1622。
应当理解，为了清楚起见，已经简化了掩模数据准备1632的上述描述。在一些实施例中，数据准备1632包括诸如逻辑操作(lop)的附加特征，以根据制造规则修改ic设计布局1622。另外，在数据准备1632期间施加于ic设计布局1622的工艺可以以各种不同的顺序实施。
在掩模数据准备1632之后并且在掩模制造1644期间，基于修改的ic设计布局1622制造掩模或掩模组。在一些实施例中，掩模制造1644包括基于ic设计布局1622实施一个或多个光刻曝光。在一些实施例中，基于修改的ic设计布局1622，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)上形成图案。掩模可以用各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(uv)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(psm)中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减psm或交替psm。由掩模制造1644生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆1652中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆1652中形成各个蚀刻区域和/或用于其他合适的工艺中。
ic制造商1650包括晶圆制造。ic制造商1650是ic制造业务，包括用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，ic制造商1650是半导体代工厂。例如，可能存在用于多个ic产品(前段制程(feol)制造)的前端制造的制造设施，而第二制造设施可以为ic产品(后段制程(beol)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
ic制造商1650使用由掩模室1630制造的掩模(或多个掩模)来制造ic器件1660。因此，ic制造商1650至少间接地使用ic设计布局1622来制造ic器件1660。在一些实施例中，半导体晶圆1652由ic制造商1650使用掩模(或多个掩模)制造以形成ic器件1660。在一些实施例中，ic制造包括至少间接地基于ic设计布局1622实施一个或多个光刻曝光。半导体晶圆1652包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆1652还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(ic)制造系统(例如，图16的系统1600)以及与其相关联的ic制造流程的细节可以在例如2月9日授权的美国专利第9,256,709号、10月1日公布的美国授权前公开号0278429、2月6日公布的美国授权前公开号0040838、8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
例如，在美国专利第7,260,442号中，图17示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(mes)26。
处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。
控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。
根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。
如图17所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。
图18a至图18b示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图18a至图18b所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
图18a至图18b示出该方法首先提供材料数据及掩模数据(步骤s31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。
然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤s32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。
然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤s33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤s34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤s35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤s36)。
然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤s37)。
在上述步骤s33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。
参照图18b，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤s331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤s333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤s335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤s337)。图18b中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。
本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图19所示。该方法首先提供处理模型(步骤s41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤s43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤s45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤s47)。并根据该错误检测分析结果，产生微调信号(步骤s48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤s49)。
上述图18a至图18b及图19的掩模制造控制方法是可以分别实施或同时实施。
本发明的实施例具有一些有利特征。例如，每个包括编程器件和读取器件的多个存储器单元能够与一个连续的有源区一起放置，以避免设计规则检查(drc)的设计规则限制。因此，不需要对应于相同位线的不同存储器单元之间的空间。结果，减小了存储器单元所需的面积。
在该文献中，术语“耦合”也可以称为“电耦合”，并且术语“连接”可以称为“电连接”。“耦合”和“连接”也可用于指示两个或多个元件彼此协作或交互。
在一些实施例中，公开了一种结构，且所述结构包括第一字线、位线和反熔丝单元。反熔丝单元包括第一读取器件、第一编程器件和伪器件。第一读取器件包括耦合到第一字线的第一栅极、耦合到位线的第一源极/漏极区以及第二源极/漏极区。第一源极/漏极区和第二源极/漏极区位于第一栅极的相对侧上。第一编程器件包括第二栅极、耦合到第二源极/漏极区的第三源极/漏极区以及第四源极/漏极区。第三源极/漏极区和第四源极/漏极区位于第二栅极的相对侧上。伪器件包括第三栅极、耦合到第四源极/漏极区的第五源极/漏极区以及第六源极/漏极区。第五源极/漏极区和第六源极/漏极区位于第三栅极的相对侧上。
根据各个实施例，该结构还包括第二编程器件。第二编程器件包括第四栅极和位于第四栅极的一侧上的第七源极/漏极区。第一至第七源极/漏极区包括在包括半导体材料的连续有源区中。
根据各个实施例，伪器件还包括第五栅极、耦合到第六源极/漏极区的第八源极/漏极区以及耦合到第七源极/漏极区的第九源极/漏极区，其中第八源极/漏极区和第九源极/漏极区位于第五栅极的相对侧上。
根据各个实施例，该结构还包括第二字线、第二编程器件和第二读取器件。伪器件耦合在第一编程器件和第二编程器件之间。第二编程器件包括第四栅极、第七源极/漏极区和第八源极/漏极区。第七源极/漏极区和第八源极/漏极区位于第四栅极的相对侧上。第二读取器件包括耦合到第二字线的第五栅极、耦合到第八源极/漏极区的第九源极/漏极区以及耦合到位线的第十源极/漏极区，其中第九源极/漏极区和第十源极/漏极区位于第五栅极的相对侧上。
根据各个实施例，该结构还包括耦合到第二栅极的第二字线。第二字线的宽度不同于第一字线的宽度。
根据各个实施例，第二字线的宽度大于第一字线的宽度。
根据各个实施例，第一读取器件和第一编程器件用一个或多个等效晶体管实现。
根据各个实施例，该结构还包括耦合到第三栅极并且配置为接收参考电压的电压线。
还公开了一种器件，包括第一有源区、第一对晶体管、第二对晶体管、至少一个第一伪晶体管和第一位线。第一有源区包括半导体材料并且在第一方向上延伸。第一有源区上的第一对晶体管包括跨越第一有源区的两个第一栅极、第一源极/漏极区和第二源极/漏极区。第一栅极布置在第一源极/漏极区和第二源极/漏极区之间。第一有源区上的第二对晶体管包括跨越第一有源区的两个第二栅极、第三源极/漏极区和第四源极/漏极区。第二栅极布置在第三源极/漏极区和第四源极/漏极区之间。第一有源区上的至少一个第一伪晶体管包括至少一个伪栅极，该伪栅极跨越第一有源区并且布置在第一栅极和第二栅极之间。第一有源区上方的第一位线在第一方向上延伸。第一位线耦合到第一源极/漏极区和第三源极/漏极区。
根据各个实施例，至少一个伪晶体管包括第一伪晶体管和第二伪晶体管。第一伪晶体管包括跨越第一有源区的第一伪栅极，并且第一伪晶体管和第一对晶体管中的一个共享第二源极/漏极区。第二伪晶体管包括跨越第一有源区的第二伪栅极，并且第二伪晶体管和第二对晶体管中的一个共享第四源极/漏极区。
根据各个实施例，至少一个伪栅极耦合到参考电压线或者是电浮置的。
根据各个实施例，该器件还包括第三对晶体管，第三对晶体管包括两个第三栅极。第三栅极跨越第一有源区，第二栅极布置在至少一个伪栅极和第三栅极之间，并且第二对晶体管中的一个和第三对晶体管中的一个共享第三源极/漏极区，第三源极/漏极区耦合到第一位线。
根据各个实施例，器件还包括第二有源区、第三对晶体管、第四对晶体管、至少一个第二伪晶体管和第二位线。第二有源区包括半导体材料并且在第一方向上延伸。第一有源区和第二有源区彼此分隔开。第二有源区上的第三对晶体管包括跨越第二有源区的第一栅极、第五源极/漏极区和第六源极/漏极区，并且第一栅极布置在第五源极/漏极区和第六源极/漏极区之间。第二有源区上的第四对晶体管包括跨越第二有源区的第二栅极、第七源极/漏极区和第八源极/漏极区，并且第二栅极布置在第七源极/漏极区和第八源极/漏极区之间。第二有源区上的至少一个第二伪晶体管包括跨越第二有源区的至少一个伪栅极。第一有源区上方的第一位线在第一方向上延伸，并且第一位线耦合到第一源极/漏极区和第三源极/漏极区。
根据各个实施例，器件还包括在第一位线和第二位线之间彼此分隔开的多个金属段。多个金属段、第一位线和第二位线设置在同一层中。第一栅极中的一个通过多个金属段中的第一金属段耦合到第一字线，和/或第二栅极中的一个通过多个金属段中的第二金属段耦合到第二字线。
根据各个实施例，器件还包括多个金属段、第一字线和第二字线。多个金属段与第一位线分隔开，其中多个金属段和第一位线设置在同一层中。第一字线在不同于第一方向的第二方向上延伸，并且第一字线通过多个金属段中的第一金属段耦合到第一栅极中的一个。第二字线在第二方向上延伸，并且第二字线通过多个金属段中的第二金属段耦合到第二栅极之一。
根据各个实施例，器件还包括分别耦合到第一栅极的第一字线和第二字线。第一字线的面积大于第二字线的面积。
还公开了一种器件，包括多个有源区、多个栅极、多条位线、第一多条字线和第二多条字线。多个有源区在第一方向上延伸，并且多个有源区彼此分隔开并包括半导体材料。多个栅极在不同于第一方向的第二方向上延伸，并且多个栅极中的每个栅极跨越多个有源区，并且多个栅极包括第一多个栅极、第二多个栅极以及至少一个伪栅极。多条位线分别在多个有源区之上在第一方向上延伸，并且设置在第一金属层中。多条位线中的每条位线跨越多个栅极并且耦合到多个有源区中的相应有源区的第一部分和第二部分。第一多条字线和第二多条字线在第二方向上延伸，并且设置在第一金属层之上的第二金属层中。第一多个栅极耦合到第一多条字线，并且第二多个栅极耦合到第二多条字线。在器件的顶视图中，至少一个伪栅极布置在第一多个栅极中的第一栅极和第二栅极之间，第一栅极和第二栅极布置在第二多个栅极中的第三栅极和第四栅极之间，并且第三栅极和第四栅极布置在相应有源区的第一部分和第二部分之间。
根据各个实施例，该器件还包括第一多个金属段和第二多个金属段。第一多个金属段布置在多条位线中的第一位线和第二位线之间。第二多个金属段布置在多条位线中的第二位线和第三位线之间。第一多个金属段和第二多个金属段设置在第一金属层中。第一多个金属段和第二多个金属段中的每个金属段将多个栅极中的一个栅极耦合到第一多条字线和第二多条字线中的一条字线。
根据各个实施例，第一多个金属段包括金属段的第一组和第二组。第一组中的每个包括耦合到第一多个栅极中的两个栅极的两个金属段，并且第二组中的每个包括耦合到第二多个栅极中的一个栅极的一个金属段。
根据各个实施例，第二多个金属段包括金属段的第三组和第四组。第三组中的每个包括耦合到第一多个栅极中的两个栅极的两个金属段，并且第四组中的每个包括耦合到第二多个栅极中的一个栅极的一个金属段。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
技术特征：
1.一种半导体结构，包括：
第一字线；
位线；以及
反熔丝单元，包括：
第一读取器件，包括：
第一栅极，耦合到所述第一字线；
第一源极/漏极区，耦合到所述位线；和
第二源极/漏极区，其中，所述第一源极/漏极区和所述第二源极/漏极区位于所述第一栅极的相对侧上；
第一编程器件，包括：
第二栅极；和
第三源极/漏极区，耦合到所述第二源极/漏极区；和
第四源极/漏极区，其中，所述第三源极/漏极区和所述第四源极/漏极区位于所述第二栅极的相对侧上；以及
伪器件，包括：
第三栅极；
第五源极/漏极区，耦合到所述第四源极/漏极区；和
第六源极/漏极区，其中，所述第五源极/漏极区和所述第六源极/漏极区位于所述第三栅极的相对侧上。
2.根据权利要求1所述的半导体结构，还包括：
第二编程器件，包括：
第四栅极；和
第七源极/漏极区，位于所述第四栅极的一侧上，
其中，所述第一源极/漏极区至所述第七源极/漏极区包括在连续有源区中，所述连续有源区包括半导体材料。
3.根据权利要求2所述的半导体结构，其中，所述伪器件还包括：
第五栅极；
第八源极/漏极区，耦合到所述第六源极/漏极区；以及
第九源极/漏极区，耦合到所述第七源极/漏极区，其中，所述第八源极/漏极区和所述第九源极/漏极区位于所述第五栅极的相对侧上。
4.根据权利要求1所述的半导体结构，还包括：
第二字线；
第二编程器件，其中，所述伪器件耦合在所述第一编程器件和所述第二编程器件之间，并且所述第二编程器件包括：
第四栅极；
第七源极/漏极区；和
第八源极/漏极区，其中，所述第七源极/漏极区和所述第八源极/漏极区位于所述第四栅极的相对侧上；以及
第二读取器件，包括：
第五栅极，耦合到所述第二字线；
第九源极/漏极区，耦合到所述第八源极/漏极区；和
第十源极/漏极区，耦合到所述位线，其中，所述第九源极/漏极区和所述第十源极/漏极区位于所述第五栅极的相对侧上。
5.根据权利要求1所述的半导体结构，还包括：
第二字线，耦合到所述第二栅极；
其中，所述第二字线的宽度不同于所述第一字线的宽度。
6.根据权利要求5所述的半导体结构，其中，所述第二字线的宽度大于所述第一字线的宽度。
7.根据权利要求1所述的半导体结构，其中，所述第一读取器件和所述第一编程器件的每个用一个或多个等效晶体管实现。
8.根据权利要求1所述的半导体结构，还包括：
电压线，耦合到所述第三栅极并且配置为接收参考电压。
9.一种半导体器件，包括：
第一有源区，包括半导体材料并且在第一方向上延伸；
所述第一有源区上的第一对晶体管，包括跨越所述第一有源区的第一对栅极、第一源极/漏极区和第二源极/漏极区，其中，所述第一对栅极布置在所述第一源极/漏极区和所述第二源极/漏极区之间；
所述第一有源区上的第二对晶体管，包括跨越所述第一有源区的第二对栅极、第三源极/漏极区和第四源极/漏极区，其中，所述第二对栅极布置在所述第三源极/漏极区和所述第四源极/漏极区之间；
所述第一有源区上的至少一个第一伪晶体管，包括至少一个伪栅极，所述至少一个伪栅极跨越所述第一有源区并且布置在所述第一对栅极和所述第二对栅极之间；以及
所述第一有源区上方的第一位线，在所述第一方向上延伸，其中，所述第一位线耦合到所述第一源极/漏极区和所述第三源极/漏极区。
10.一种制造半导体器件的方法，包括：
布置在第一方向上延伸的多个有源区布局图案，其中，所述多个有源区布局图案彼此分隔开，所述多个有源区布局图案对应于制造多个有源区；
通过处理器生成多个栅极布局图案，所述多个栅极布局图案在不同于所述第一方向的第二方向上延伸，其中，所述多个栅极布局图案中的每个栅极布局图案跨越所述多个有源区布局图案，并且所述多个栅极布局图案对应于制造多个栅极，所述多个栅极包括第一多个栅极、第二多个栅极以及至少一个伪栅极；
生成多个位线布局图案，所述多个位线布局图案分别在所述第一方向上延伸并且位于所述多个有源区布局图案之上，并且位于第一金属层中，其中，所述多个位线布局图案中的每个位线布局图案跨越所述多个栅极布局图案，所述多个位线布局图案对应于制造多条位线，所述多条位线耦合到所述多个有源区中的相应有源区的第一部分和第二部分；以及
生成第一多个字线布局图案和第二多个字线布局图案，所述第一多个字线布局图案和所述第二多个字线布局图案在所述第二方向上延伸，并且位于所述第一金属层之上的第二金属层中，
其中，
所述至少一个伪栅极位于所述第一多个栅极中的第一栅极和所述第一多个栅极中第二栅极之间，
所述第一多个栅极中的所述第一栅极和所述第一多个栅极中的所述第二栅极位于所述第二多个栅极中的第三栅极和所述第二多个栅极中的第四栅极之间，并且
所述第二多个栅极中的所述第三栅极和所述第二多个栅极中的所述第四栅极位于所述相应有源区的所述第一部分和所述第二部分之间。
技术总结
一种结构包括第一字线、位线和反熔丝单元。反熔丝单元包括读取器件、编程器件和伪器件。读取器件包括耦合到第一字线的第一栅极、耦合到位线的第一源极/漏极区以及第二源极/漏极区。第一源极/漏极区和第二源极/漏极区位于第一栅极的相对侧上。编程器件包括第二栅极、耦合到第二源极/漏极区的第三源极/漏极区以及第四源极/漏极区。第三源极/漏极区和第四源极/漏极区位于第二栅极的相对侧上。伪器件包括第三栅极、耦合到第四源极/漏极区的第五源极/漏极区以及第六源极/漏极区。第五源极/漏极区和第六源极/漏极区位于第三栅极的相对侧上。本发明的实施例还涉及半导体结构、半导体器件及其制造方法。
技术研发人员：张盟昇;杨耀仁
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：.08.20
技术公布日：.02.28
