本公开涉及显示技术领域，尤其涉及一种像素驱动电路、阵列基板和显示装置。
背景技术：
显示装置的像素驱动电路中，某些栅极层引线与某些源漏层引线需要通过过孔连接。然而，栅极层引线与源漏层引线之间的层间绝缘层厚度比较大且过孔的坡度角比较大，这导致源漏层引线容易发生断裂，导致显示装置的良率降低。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现要素：
本公开的目的在于提供一种像素驱动电路、阵列基板和显示装置，提高像素驱动电路的良率。
为实现上述实用新型目的，本公开采用如下技术方案：
根据本公开的第一个方面，提供像素驱动电路，包括：
衬底基板；
晶体管，设于所述衬底基板的一侧；
栅极层引线，与所述晶体管电连接；
源漏层引线，与所述栅极层引线电连接；所述源漏层引线与所述栅极层引线电连接的位置还包括：
第一层间介质层，设于所述栅极层引线远离所述衬底基板的一侧，且形成有暴露所述栅极层引线的第一过孔；
第二层间介质层，设于所述第一层间介质层远离所述衬底基板的一侧，且形成有暴露所述第一过孔的第二过孔；所述源漏层引线设于所述第二层间介质层远离所述衬底基板的一侧，且通过所述第一过孔和所述第二过孔与所述栅极层引线电连接。
在本公开的一种示例性实施例中，所述晶体管为驱动晶体管，且所述晶体管的栅极与所述栅极层引线电连接；
所述像素驱动电路还包括存储电容，所述存储电容包括第一电极板；所述第一电极板与所述源漏层引线电连接。
在本公开的一种示例性实施例中，所述晶体管为补偿晶体管，且所述晶体管的源极与所述栅极层引线电连接；
所述像素驱动电路还包括存储电容，所述存储电容包括第二电极板；所述第二电极板与所述晶体管的漏极电连接。
在本公开的一种示例性实施例中，所述第一过孔的坡度角小于所述第二过孔的坡度角。
在本公开的一种示例性实施例中，所述第一过孔的坡度角为20～45°，和/或所述第二过孔的坡度角为45～90°。
在本公开的一种示例性实施例中，所述第一过孔远离所述衬底基板的边缘，与所述第二过孔靠近所述衬底基板的边缘重合。
在本公开的一种示例性实施例中，所述第二过孔靠近所述衬底基板的边缘在所述第一层间介质层上的正投影，在所述第一过孔远离所述衬底基板的边缘以外。
在本公开的一种示例性实施例中，所述第一过孔的坡度角为45～90°，和/或所述第二过孔的坡度角为45～90°。
在本公开的一种示例性实施例中，所述第一层间介质层或所述第二层间介质层的材料包括氮化硅、氧化硅或者氮氧化硅。
根据本公开的第二个方面，提供一种阵列基板，包括上述的像素驱动电路。
根据本公开的第三个方面，提供一种显示装置，其特征在于，包括上述的阵列基板。
在本公开的像素驱动电路、阵列基板和显示装置中，在源漏层引线和栅极层引线之间设置有相互连通的两个过孔以使得源漏层引线和栅极层引线连接，减小了单个过孔的深度，避免了单个过孔的深度过大的缺陷，尤其是避免了单个过孔深度过大且坡度角过大时导致的源漏层引线断裂问题，可以提高像素驱动电路的良率。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是本公开一实施方式的像素驱动电路在源漏层引线与栅极层引线连接的位置处的剖面结构示意图。
图2是本公开一实施方式的第一过孔和第二过孔的剖面结构示意图。
图3是本公开一实施方式的像素驱动电路在源漏层引线与栅极层引线连接的位置处的剖面结构示意图。
图4是本公开一实施方式的第一过孔和第二过孔的剖面结构示意图。
图5是本公开一实施方式的像素驱动电路的等效电路示意图。
图6是本公开一实施方式的像素驱动电路的层级结构示意图。
图7是本公开一实施方式的像素驱动电路的有源材料层图案示意图。
图8是本公开一实施方式的像素驱动电路的栅极材料层图案示意图。
图9是本公开一实施方式的像素驱动电路的源漏材料层图案示意图。
图10是本公开一实施方式的像素驱动电路的电极材料层图案示意图。
图中主要元件附图标记说明如下：
110、衬底基板；120、绝缘材料层；130、栅极层引线；131、栅极层连接线；132、第一栅极线；133、第二栅极线；134、补偿连接引线；140、第一层间介质层；141、第一过孔；142、环形缓冲表面；150、第二层间介质层；151、第二过孔；160、源漏层引线；161、源漏层连接线；162、数据线；163、电源线；164、补偿线；170、保护层；180、平坦化层；191、像素电极；200、驱动晶体管；210、驱动晶体管的源极；220、驱动晶体管的漏极；230、驱动晶体管的栅极；231、驱动晶体管的栅极层；240、驱动晶体管的有源层；241、驱动晶体管的沟道区；242、驱动晶体管的源极接触区；243、驱动晶体管的漏极接触区；300、存储电容；310、第一电极板；320、第二电极板；400、补偿晶体管；410、补偿晶体管的源极；420、补偿晶体管的漏极；430、补偿晶体管的栅极；431、补偿晶体管的栅极层；440、补偿晶体管的有源层；441、补偿晶体管的沟道区；442、补偿晶体管的源极接触区；443、补偿晶体管的漏极接触区；500、数据写入晶体管；510、数据写入晶体管的源极；520、数据写入晶体管的漏极；530、数据写入晶体管的栅极；531、数据写入晶体管的栅极层；540、数据写入晶体管的有源层；541、数据写入晶体管的沟道区；542、数据写入晶体管的源极接触区；543、数据写入晶体管的漏极接触区。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
本公开实施方式中提供一种像素驱动电路，如图1～图6所示，该像素驱动电路包括衬底基板110、晶体管、栅极层引线130和源漏层引线160，其中，
晶体管设于衬底基板110的一侧；栅极层引线130与晶体管电连接；源漏层引线160与栅极层引线130电连接；源漏层引线160与栅极层引线130电连接的位置a还包括：
第一层间介质层140，设于栅极层引线130远离衬底基板110的一侧，且形成有暴露栅极层引线130的第一过孔141；
第二层间介质层150，设于第一层间介质层140远离衬底基板110的一侧，且形成有暴露第一过孔141的第二过孔151；源漏层引线160设于第二层间介质层150远离衬底基板110的一侧，且通过第一过孔141和第二过孔151与栅极层引线130电连接。
在本公开的像素驱动电路中，在源漏层引线160和栅极层引线130之间设置有相互连通的两个过孔以使得源漏层引线160和栅极层引线130连接，减小了单个过孔的深度，避免了单个过孔的深度过大的缺陷，尤其是避免了单个过孔深度过大且坡度角过大时导致的源漏层引线160断裂问题，可以提高像素驱动电路的良率。
下面结合附图对本公开实施方式提供的像素驱动电路的各部件进行详细说明：
本公开提供的像素驱动电路中，第一层间介质层140和第二层间介质层150可以设于源漏层引线160和栅极层引线130之间，两者的材料可以相同或者不同。
可选的，第一层间介质层140的材料可以包含氮化硅、氧化硅或者氮氧化硅。
可选的，第二层间介质层150的材料可以包含氮化硅、氧化硅或者氮氧化硅。
如图2和图4所示，当在第一层间介质层140上开设第一过孔141时，第一过孔141靠近衬底基板110的边缘的尺寸小于第一过孔141远离衬底基板110的边缘的尺寸，使得第一过孔141具有一定的坡度角。其中，第一过孔141的坡度角α可以为第一过孔141的侧壁与衬底基板110所在平面的夹角；即，当第一过孔141的侧壁垂直于衬底基板110所在平面时，第一过孔141的坡度角α为90°。
同理，如图2和图4所示，当在第二层间介质层150上开设第二过孔151时，第二过孔151靠近衬底基板110的边缘的尺寸小于第二过孔151远离衬底基板110的边缘的尺寸，使得第二过孔151具有一定的坡度角。其中，第二过孔151的坡度角β可以为第二过孔151的侧壁与衬底基板110所在平面的夹角；即，当第二过孔151的侧壁垂直于衬底基板110所在平面时，第二过孔151的坡度角β为90°。
在本公开的一种实施方式中，如图1和图2所示，第一过孔141的坡度角α小于第二过孔151的坡度角β。一方面，可以避免第一过孔141的坡度角α过大，进而避免了第一过孔141出现深度过大且坡度角过大的问题，进而避免了源漏层引线160在第一过孔141出现断裂的问题。另一方面，第二过孔151的坡度角β大于第一过孔141的坡度角α，避免了第二过孔151的坡度角β过小而导致第二过孔151的尺寸过大的问题，尤其是避免了第二过孔151在第二层间介质层150远离衬底基板110的表面的尺寸过大的问题，可以使得像素驱动电路的尺寸更小，便于提高应用该像素驱动电路的阵列基板的分辨率(ppi)。
可选的，第一过孔141的坡度角α为20～45°，以具有较小的坡度角。可以采用干刻工艺在第一层间介质层140上形成该第一过孔141，以保证第一过孔141的坡度角α较小。
可选的，第二过孔151的坡度角β为45～90°，以具有较大的坡度角。可以采用湿刻工艺在第二层间介质层150上形成该第二过孔151，以保证第二过孔151的坡度角β较大。
可选的，第一层间介质层140采用低温工艺，且第二层间介质层150采用高温工艺，如此，第一层间介质层140和第二层间介质层150的密度不同，所形成的第一过孔141和第二过孔151的坡度角也不相同。
可选的，如图1和图2所示，第一过孔141远离衬底基板110的边缘，与第二过孔151靠近衬底基板110的边缘重合。如此，可以进一步保证第二过孔151具有较小的尺寸，进而减小像素驱动电路具有较小的尺寸。
在本公开的另一种实施方式中，如图3和图4所示，第二过孔151靠近衬底基板110的边缘在第一层间介质层140上的正投影，在第一过孔141远离衬底基板110的边缘以外。如此，第二过孔151暴露了第一过孔141和围绕第一过孔141的环形缓冲表面142，其中，该环形缓冲表面142位于第一层间介质层140远离衬底基板110的表面，且环形缓冲表面142的外边缘为第二过孔151靠近衬底基板110的边缘，环形缓冲表面142的内边缘为第一过孔141远离衬底基板110的边缘。源漏层引线160依次覆盖第二过孔151的表面、环形缓冲表面142、第一过孔141的表面和暴露的栅极层引线130。由于源漏层引线160可以覆盖环形缓冲表面142，避免了源漏层引线160通过深度过大的过孔，进而可以提高源漏层引线160的稳定性，提高该像素驱动电路的良率，进而提高应用该像素驱动电路的阵列基板的良率。
可选的，第一过孔141的坡度角α为45～90。如此，第一过孔141可以具有较大的坡度角，以减小第一过孔141的尺寸，尤其是减小第一过孔141远离衬底基板110的边缘的尺寸。如此，这可以相应的减小第二过孔151的尺寸，以便减小像素驱动电路的尺寸；或者，这可以在第二过孔151尺寸不变的前提下，增大环形缓冲表面142的面积，进一步提高环形缓冲表面142的缓冲效果，进而可以进一步增强源漏层引线160的稳定性，提高像素驱动电路的良率；或则，这可以在减小第二过孔151的尺寸的同时增大环形缓冲表面142的面积。
可选地，第二过孔151的坡度角β为45～90°。如此，可以保证第二过孔151具有较小的尺寸，避免第二过孔151的坡度角β过小而导致第二过孔151的尺寸过大的问题。
可选地，第一过孔141和第二过孔151的坡度角β可以相同，以降低第一过孔141和第二过孔151的制备难度。举例而言，可以通过半色调掩膜(halftonemask)同时形成第一过孔141和第二过孔151。
如图5和图6所示，像素驱动电路可以包括数据写入晶体管500、存储电容300和驱动晶体管200。其中，存储电容300包括相对设置的第一电极板310和第二电极板320。数据写入晶体管500的源极510与数据线162电连接，数据写入晶体管500的漏极520与存储电容300的第一电极板310电连接，数据写入晶体管500的栅极530与第一栅极线132电连接；驱动晶体管200的栅极230与存储电容300的第一电极板310电连接，驱动晶体管200的源极210与电源线163电连接，驱动晶体管200的漏极220与像素电极191电连接。
可选地，如图5和图6所示，像素驱动电路还可以包括补偿晶体管400。其中，补偿晶体管400的漏极420与存储电容300的第二电极板320电连接，补偿晶体管400的栅极430与第二栅极线133电连接，补偿晶体管400的源极410与补偿线164电连接。其中，补偿晶体管400、驱动晶体管200、数据写入晶体管500和存储电容300设置于衬底基板110的同一侧。
在本公开的一种实施方式中，如图6所示，栅极层引线130为栅极层连接线131，且栅极层连接线131与驱动晶体管200的栅极230电连接；源漏层引线160为源漏层连接线161，且源漏层连接线161与第一电极板310、栅极层连接线131和数据写入晶体管500的漏极520电连接。
在本公开的另一种实施方式中，栅极层引线130为补偿连接引线134，且补偿连接引线134与补偿晶体管400的源极410电连接；源漏层引线160为补偿线164，且补偿线164与补偿连接引线134电连接。
可选的，如图5所示，驱动晶体管200可以设置有驱动晶体管200的源极210、驱动晶体管200的栅极230和驱动晶体管200的漏极220。驱动晶体管200的源极210和驱动晶体管200的漏极220可以为相同的结构，因此，在其他情形下，驱动晶体管200的源极210和驱动晶体管200的漏极220的连接关系可以互换。换言之，驱动晶体管200可以具有第一连接端、第二连接端和控制端，其中，第一连接端和第二连接端中的一个可以作为驱动晶体管200的源极210，另一个可以作为驱动晶体管200的漏极220，控制端为驱动晶体管200的栅极230。
可选的，如图6(仅显示了有源材料层图案、栅极材料层图案、源漏材料层图案和电极材料层图案)～图9所示，驱动晶体管200可以包括设于衬底基板110一侧的驱动晶体管200的有源层240、设于驱动晶体管200的有源层240远离衬底基板110一侧的驱动晶体管200的栅极绝缘层、设于驱动晶体管200的栅极绝缘层远离衬底基板110一侧的驱动晶体管200的栅极层231(作为驱动晶体管200的栅极230)，以及与驱动晶体管200的有源层240连接且相互绝缘的驱动晶体管200的源极210和驱动晶体管200的漏极220。
可选地，如图7所示，驱动晶体管200的有源层240可以包括驱动晶体管200的沟道区241以及位于驱动晶体管200的沟道区241两侧的驱动晶体管200的源极接触区242和驱动晶体管200的漏极接触区243，其中，驱动晶体管200的栅极绝缘层覆盖驱动晶体管200的沟道区241且至少部分暴露驱动晶体管200的源极接触区242和驱动晶体管200的漏极接触区243。第一层间介质层140可以设置于驱动晶体管200的栅极层231远离衬底基板110的一侧；第二层间介质层150可以设置于第一层间介质层140远离衬底基板110的一侧。驱动晶体管200的源极210设于第二层间介质层150远离衬底基板110的一侧且与驱动晶体管200的源极接触区242通过过孔连接；驱动晶体管200的漏极220设于第二层间介质层150远离衬底基板110的一侧且与驱动晶体管200的漏极接触区243通过过孔连接。
换言之，本公开的像素驱动电路可以包括依次层叠设置的衬底基板110、有源材料层、绝缘材料层120、栅极材料层、第一层间介质层140、第二层间介质层150和源漏材料层；其中，有源材料层形成有驱动晶体管200的有源层240，绝缘材料层120形成有驱动晶体管200的栅极绝缘层，栅极材料层形成有驱动晶体管200的栅极层231、栅极层连接线131、第一栅极线132、第二栅极线133和补偿连接引线134，第一层间介质层140形成有第一过孔141，第二层间介质层150形成有第二过孔151，源漏材料层形成有驱动晶体管200的源极210、驱动晶体管200的漏极220、源漏层连接线161、数据线162、电源线163和补偿线164。
可选的，如图6～图8所示，存储电容300可以包括设于衬底基板110一侧的第一电极板310、设于第一电极板310远离衬底基板110一侧的存储电容300的电介质层以及设于存储电容300的电介质层远离衬底基板110一侧的第二电极板320。
可选地，如图6～图8所示，第一电极板310可以与驱动晶体管200的有源层240同层设置，且可以材料相同。第二电极板320可以与驱动晶体管200的栅极层231同层设置且材料相同。存储电容300的电介质层可以与驱动晶体管200的栅极230绝缘层同层设置且材料相同。换言之，有源材料层还可以形成有第一电极板310，绝缘材料层120还可以形成有存储电容300的电介质层，栅极材料层还可以形成有第二电极板320。
可选的，如图1和图3所示，像素驱动电路还可以设置有平坦化层180和电极材料层，其中，平坦化层180设于驱动晶体管200远离衬底基板110的一侧，即平坦化层180设于源漏材料层远离衬底基板110的一侧；电极材料层设于平坦化层180远离衬底基板110一侧。如图10所示，电极材料层上形成有像素电极191的图案，且像素电极191可以通过过孔与驱动晶体管200的漏极220连接。进一步地，在源漏材料层与平坦化层180之间，还可以设置有保护层170(pvx)。
可选的，如图6～图9所示，补偿晶体管400可以包括设于衬底基板110一侧的补偿晶体管400的有源层440、设于补偿晶体管400的有源层440远离衬底基板110一侧的补偿晶体管400的栅极绝缘层、设于补偿晶体管400的栅极绝缘层远离衬底基板110一侧的补偿晶体管400的栅极层431(作为补偿晶体管400的栅极430)。其中，补偿晶体管400的有源层440可以包括补偿晶体管400的沟道区441以及位于补偿晶体管400的沟道区441两侧的补偿晶体管400的源极接触区442和补偿晶体管400的漏极接触区443，其中，补偿晶体管400的栅极绝缘层覆盖补偿晶体管400的沟道区441且至少部分暴露补偿晶体管400的源极接触区442和补偿晶体管400的漏极接触区443。补偿晶体管400的源极接触区442可以作为补偿晶体管400的源极410，用于与补偿连接引线134电连接，补偿连接引线134可以通过第一过孔和第二过孔与补偿线164电连接；补偿晶体管400的漏极接触区443可以作为补偿晶体管400的漏极420，用于与第二电极板320通过过孔连接。
如此，有源材料层还可以形成有补偿晶体管400的有源层440，绝缘材料层120还可以形成有补偿晶体管400的栅极430绝缘层，栅极材料层还可以形成有补偿晶体管400的栅极层431。
可选的，如图6～图9所示，数据写入晶体管500可以包括设于衬底基板110一侧的数据写入晶体管500的有源层540、设于数据写入晶体管500的有源层540远离衬底基板110一侧的数据写入晶体管500的栅极绝缘层、设于数据写入晶体管500的栅极绝缘层远离衬底基板110一侧的数据写入晶体管500的栅极层531(作为数据写入晶体管500的栅极530)，以及与数据写入晶体管500的有源层540连接且相互绝缘的数据写入晶体管500的源极510和数据写入晶体管500的漏极520。
可选地，数据写入晶体管500的有源层540可以包括数据写入晶体管500的沟道区541以及位于数据写入晶体管500的沟道区541两侧的数据写入晶体管500的源极接触区542和数据写入晶体管500的漏极接触区543，其中，数据写入晶体管500的栅极530绝缘层覆盖数据写入晶体管500的沟道区541且至少部分暴露数据写入晶体管500的源极接触区542和数据写入晶体管500的漏极接触区543。第一层间介质层140和第二层间介质层150设于数据写入晶体管500的栅极层531远离衬底基板110的一侧。数据写入晶体管500的源极510设于第二层间介质层150远离衬底基板110的一侧且与数据写入晶体管500的源极接触区542通过过孔连接；数据写入晶体管500的漏极520设于第二层间介质层150远离衬底基板110的一侧且与数据写入晶体管500的漏极接触区543通过过孔连接。
换言之，有源材料层还可以形成有数据写入晶体管500的有源层540，绝缘材料层120还可以形成有数据写入晶体管500的栅极绝缘层，栅极材料层还可以形成有数据写入晶体管500的栅极层531，源漏材料层还可以形成有数据写入晶体管500的源极510和数据写入晶体管500的漏极520。
本公开实施方式还提供一种阵列基板，该阵列基板包括上述像素驱动电路实施方式所描述的任意一种像素驱动电路。可选的，阵列基板的各个像素驱动电路可以共用同一衬底基板110。由于该阵列基板具有上述像素驱动电路实施方式所描述的任意一种像素驱动电路，因此具有相同的有益效果，本公开在此不再赘述。
本公开实施方式还提供一种显示装置，该显示装置包括上述阵列基板实施方式所描述的任意一种阵列基板。该显示装置可以为oled显示装置、lcd或者其他类型的显示装置。由于该显示装置具有上述阵列基板实施方式所描述的任意一种阵列基板，因此具有相同的有益效果，本公开在此不再赘述。
相应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。
技术特征：
1.一种像素驱动电路，其特征在于，包括：
衬底基板；
晶体管，设于所述衬底基板的一侧；
栅极层引线，与所述晶体管电连接；
源漏层引线，与所述栅极层引线电连接；所述源漏层引线与所述栅极层引线电连接的位置还包括：
第一层间介质层，设于所述栅极层引线远离所述衬底基板的一侧，且形成有暴露所述栅极层引线的第一过孔；
第二层间介质层，设于所述第一层间介质层远离所述衬底基板的一侧，且形成有暴露所述第一过孔的第二过孔；所述源漏层引线设于所述第二层间介质层远离所述衬底基板的一侧，且通过所述第一过孔和所述第二过孔与所述栅极层引线电连接。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述晶体管为驱动晶体管，且所述晶体管的栅极与所述栅极层引线电连接；
所述像素驱动电路还包括存储电容，所述存储电容包括第一电极板；所述第一电极板与所述源漏层引线电连接。
3.根据权利要求1所述的像素驱动电路，其特征在于，所述晶体管为补偿晶体管，且所述晶体管的源极与所述栅极层引线电连接；
所述像素驱动电路还包括存储电容，所述存储电容包括第二电极板；所述第二电极板与所述晶体管的漏极电连接。
4.根据权利要求1～3任一项所述的像素驱动电路，其特征在于，所述第一过孔的坡度角小于所述第二过孔的坡度角。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述第一过孔的坡度角为20～45°，和/或所述第二过孔的坡度角为45～90°。
6.根据权利要求4所述的像素驱动电路，其特征在于，所述第一过孔远离所述衬底基板的边缘，与所述第二过孔靠近所述衬底基板的边缘重合。
7.根据权利要求1～3任一项所述的像素驱动电路，其特征在于，所述第二过孔靠近所述衬底基板的边缘在所述第一层间介质层上的正投影，在所述第一过孔远离所述衬底基板的边缘以外。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述第一过孔的坡度角为45～90°，和/或所述第二过孔的坡度角为45～90°。
9.根据权利要求1～3任一项所述的像素驱动电路，其特征在于，所述第一层间介质层或所述第二层间介质层的材料包括氮化硅、氧化硅或者氮氧化硅。
10.一种阵列基板，其特征在于，包括权利要求1～9任一项所述的像素驱动电路。
11.一种显示装置，其特征在于，包括权利要求10所述的阵列基板。
技术总结
本公开提供了一种像素驱动电路、阵列基板和显示装置，属于显示技术领域。该像素驱动电路包括衬底基板、晶体管、栅极层引线和源漏层引线，其中，晶体管设于衬底基板的一侧；栅极层引线与晶体管电连接；源漏层引线与栅极层引线电连接；源漏层引线与栅极层引线电连接的位置还包括第一层间介质层和第二层间介质层；第一层间介质层设于栅极层引线远离衬底基板的一侧，且形成有暴露栅极层引线的第一过孔；第二层间介质层设于第一层间介质层远离衬底基板的一侧，且形成有暴露第一过孔的第二过孔；源漏层引线设于第二层间介质层远离衬底基板的一侧，且通过第一过孔和第二过孔与栅极层引线电连接。本公开的像素驱动电路能够提高像素驱动电路的良率。
技术研发人员：李盼;郝学光;许晨
受保护的技术使用者：北京京东方技术开发有限公司;京东方科技集团股份有限公司
技术研发日：.08.16
技术公布日：.02.21
