本发明涉及集成电路设计领域，尤其涉及一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构。
背景技术：
按比例缩小的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，缩写为CMOS)工艺技术，提高了CMOS管性能的同时也降低了它的面积。但伴随的是CMOS管栅极氧化层变薄，这将会增大栅极的泄漏电流。工艺的缩小也会造成CMOS管阈值电压的下降，阈值电压越低，亚阈值泄漏电流越大。逐渐增大的泄漏电流将会对SRAM的操作造成影响。位线上的泄漏电流将会造成读时间的延长，严重的会造成读数据的错误。
为有效地解决位线泄漏电流造成的问题，到目前为止，电路结构上的解决方法可以概括为以下两种：
(1)位线泄漏电流补偿
可以通过在两条位线上加入一个补偿电路来减小泄漏电流对于数据读取的影响。如图1所示，为BLC电路的结构；这一方法主要是先对两条位线进行预充电，都充电到高电平，然后字线打开，由于位线上存在泄漏电流和工作电流，通过对于两条位线电压进行正反馈操作，使得电压低的一端电压更低，电压高的一端电压更高。使得泄漏电流对读取速度的影响降到最低，加快读取的速度。但是也存在一定的缺点，当泄漏电流大于工作电流时，会造成读取错误。
(2)改变单元结构
另外一种方法是通过改变单元的结构来减小泄漏，在整个SRAM中，存储单元所占的面积是最大的。有时会采用读写分离或者使用单端输入输出来减小泄漏。如图2所示采用的就是单端5T结构，单端5T是在传统的4T存储单元上进行修改，它的互补位线是通过反相器产生的。由于存储单元中存‘0’和存‘1’端实际上只与一根位线连接，所以这根位线上产生的泄漏电流较小，同时为了解决5T单元位线上泄漏电流的影响，加入了位线辅助电路。即当由于泄漏电流造成位线下降到一定电压之后，与设定的参考电压进行比较，若大于参考电压，再进行二次充电以补偿电压的下降。虽然使用5T面积上比6T还要小，但是采用二次预充，增加了读取时间的同时也增加了功耗。
技术实现要素：
本发明的目的是提供一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败，增强SRAM的稳定性同时降低了读延迟，提高了SRAM的读取速度。
本发明的目的是通过以下技术方案实现的：
一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，包括：第一与第二灵敏放大器、由传输门组成的第一与第二输出选择电路和一个电压跟随电路；其中，第一灵敏放大器、第一输出选择电路、电压跟随电路、第二输出选择电路及第二灵敏放大器依次连接，且传输门组成的输出选择电路还与第二灵敏放大器连接；
通过第一灵敏放大器对两条位线电压对比，输出的电压差信号会控制第一输出选择电路选择位线电压较高的一端与电压跟随电路相连接，其中，位线电压较高也即泄漏电流较小，同时，第一输出选择电路还将选择的位线电压输入至第二灵敏放大器的一个差分输入管；之后，被跟随的位线的电压经过电压跟随电路产生两个跟随电压并经过第二输出选择电路选择后，输出其中一个跟随电压至第二灵敏放大器的另一个差分输入管，所述第二灵敏放大器将位线电压与跟随电压进行比较，产生输出信号，完成数据读取。
由上述本发明提供的技术方案可以看出，相比于现有技术中的SA电路，本方案提供的电路结构拥有更加稳定的性能，读数据所需要的时间在不同的位线泄漏电流下，变化不是很大，有很好的稳定性；并且在读取数据的时间上相比于现有技术中的SA电路，抗泄漏电流能力提高了412.8％，读取时间减少了290％。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的BLC电路的结构示意图；
图2为本发明背景技术提供的5T泄漏补偿电路的结构示意图；
图3为本发明实施例提供的采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构示意图，(a)传统电压型灵敏放大器SA1，(b)传统电压型灵敏放大器SA2，(c)设计的电压跟随电路，(d)由传输门组成的输出选择电路，(e)设计的采用两个灵敏放大器技术抵抗位线泄漏电流的电路整体结构图；
图4为电压跟随电路工作原理图；
图5为本发明实施例所提供的电路结构的时序波形图；其中P和PR为电压跟随电路的信号，PRE为预充信号，WL为字线信号，SEN为第一灵敏放大器(SA1)的使能信号，SEN1为第二灵敏放大器(SA2)的使能信号。(仿真条件为：Corner：TT；Temperature：27℃；VDD：0.8V)；
图6为本发明实施例所提供的16nmFinFET工艺下，传统SRAM电路中，使用现有技术SA电路和使用本发明提供的电路结构在不同位线泄漏电流读取数据所需要时间图；
图7为本发明实施例所提供的16nmFinFET工艺下，传统SRAM电路中，使用现有技术SA电路和使用本发明提供的电路结构在不同工艺角下，所承受的最大泄漏能力的对比图；
图8为本发明实施例所提供的16nmFinFET工艺下，传统SRAM电路中，使用现有技术SA电路和使用本发明提供的电路结构在不同工艺角所能承受的最大位线泄漏电流图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构(以下简称2SA电路结构)，如图3所示，其主要包括：第一与第二灵敏放大器、由传输门组成的第一与第二输出选择电路和一个电压跟随电路；其中，第一灵敏放大器(SA1)、第一输出选择电路、电压跟随电路、第二输出选择电路及第二灵敏放大器(SA2)依次连接，且第一输出选择电路还与第二灵敏放大器连接。
两个灵敏放大器均为传统灵敏放大器(SA)，其结构如图3(a)～图3(b)所示，该传统SA采用输入输出分离的结构对电路中形成的输入电压差进行放大，同时输出不会对输入造成影响，这样可以使得位线电压不会因为SA的读取发生变化。电压跟随电路如图3(c)所示，由8个PMOS管(P0～P7)和4个电容(C1～C4)组成，其中：PMOS管P0的栅极接信号P(低电平信号)，源极接VDD；PMOS管P1的栅极接信号PR(高电平信号)，源极接第一输出选择电路的输出信号V；电容C1的一端接PMOS管P0与PMOS管P1的漏极，另一端接PMOS管P2的漏极和PMOS管P3的源极；PMOS管P2的栅极接信号P，源极接PMOS管P4的漏极；PMOS管P3的栅极接信号PR，电容C3的两端分别接PMOS管P3的漏极和VSS，PMOS管P3漏极的电压记为V2；PMOS管P6的栅极接信号P，源极接VDD；PMOS管P5的栅极接信号PR，源极接第一输出选择电路的输出信号V；电容C2的一端接PMOS管P5与PMOS管P6的漏极和PMOS管P4的源极，另一端接PMOS管P7的源极；PMOS管P4的栅极接信号P，漏极接PMOS管P2的源极；PMOS管P7的栅极接信号PR，电容C4的两端分别接PMOS管P7的漏极和VSS，PMOS管P7漏极的电压记为V1。由传输门组成的输出选择电路的结构图如图3(d)所示；两个灵敏放大器技术抵抗位线泄漏电流的电路结构如图3(e)所示。
本发明实施例中，通过第一灵敏放大器(SA1)对两条位线(BL与BLB)电压对比，输出的电压差信号会控制第一输出选择电路选择位线电压较高的一端与电压跟随电路相连接，从而对相应位线进行跟随，其中，位线电压较高也即泄漏电流较小，同时，第一输出选择电路还将选择的位线电压输入至第二灵敏放大器的一个差分输入管；之后，被跟随的位线的电压经过电压跟随电路产生两个跟随电压并经过第二输出选择电路选择后，输出其中一个跟随电压至第二灵敏放大器的另一个差分输入管；所述第二灵敏放大器(SA2)将位线电压和跟随电压进行比较，产生输出信号，完成数据读取。对于跟随电压选择是通过读0和读1来确定的，当读0时，选择电压跟随电路输出的跟随电压V2与位线电压比较的结果作为输出，由于位线电压大于V2，输出为0。当读1时，选择电压跟随电路输出的跟随电压V1与位线电压比较的结果作为输出，由于位线电压小于V1，输出为1。V1的值为跟随电路输入的值加上电容C2两端的电压值，V2的值为跟随电路输入的值减去电容C1两端的电压值，电容C1、C2的值为VDD-V4，VDD为电源电压，V4为设置的一个定值，经测试，设置为700mv。
具体来说，上述电路操作分为如下三个阶段：位线预充阶段、泄漏电流检查阶段和数据读取阶段；其中：
1)位线预充阶段：在此阶段位线电压先被预充到电源电压(VDD)，然后关闭预充电电路；此时位线上存在的泄漏电流会使位线电压下降，由于两根位线上泄漏电流不同，各自下降的电压也不同，从而形成由于泄漏电流造成的电压差；在此阶段，存储单元字线为低电压，存储单元未打开。
2)泄漏电流检查阶段：在形成一定大小的由于泄漏电流造成的电压差后，所述第一灵敏放大器(SA1)打开，对位线电压差进行放大，根据电压差的极性不同，输出的信号会控制输出选择电路选择位线电压较高(即泄漏电流较小)的一端与电压跟随电路相连接；在此阶段，存储单元依旧未打开。
3)数据读取阶段：根据第一灵敏放大器(SA1)输出信号选择两条位线中泄漏电压较小的那条位线进行跟随并且把这个电压作为第二灵敏放大器(SA2)的输入电压；当存储单元字线电压升为高电压，存储单元打开，与存储单元中存储数据“0”的节点相连接的位线放电开始增加，该位线的泄漏电流为Ileakage0，位线放电电流为Icell，此时总的放电电流为Ileakage0+Icell；而与存储单元中存储数据“1”的节点相连接的位线的泄漏电流为Ileakage1；跟随电路输出电压；根据存储单元存储内容选择是V1或是V2作为跟随电压输出，位线放电到一定电压后，打开第二灵敏放大器(SA2)，将位线电压和跟随电压进行比较，产生输出信号，完成数据读取。
为更加清楚地解释电压跟随电路的原理，我们给出了仿真实例，如图4所示。电压跟随电路的工作可以分为两个阶段。第一个阶段，如图4(a)所示，V4为一个固定电压700mv，P信号为低电平，PR信号为高电平。此时，晶体管P2，P4，P5，P7打开，晶体管P1，P3，P6，P8关闭。VDD通过PMOS管P1传到电容C1的一端，700mv电压通过另一个PMOS管P4传到电容C1的另一端。此时，电容C1两端形成100mv的电压差。同理，电容C2两端形成-100mv的电压差。第二个阶段，如图4(b)所示，晶体管P2，P4，P5，P7关闭，晶体管P1，P3，P6，P8打开。当通过一个相同的电压V时，左边输出的电压V2为V-100mv，右边输出的电压V1为V+100mv。在读取阶段时，输出的电压V3通过一个选择器来选择其电压值为V1还是V2。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面将结合图6至图8以及表1，将本发明实施例所提供的2SA电路结构性能，与传统SRAM和SA电路进行对比；其具体内容如下：
(1)如图6所示，为16nm FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)工艺下传统SRAM电路中，采用传统SA和本发明实施例所提供的2SA电路在不同泄漏电流情况下的读取时间。由图6可以看出：在0.8V电源电压、TT工艺角、27℃的仿真条件下，结果显示，采用传统SA结构在泄漏电流较小时，读取时间与本发明实施例所提供2SA电路结构基本相同。但是当泄漏电流增大到20μA左右时，读取时间要大于本发明实施例所提供的2SA电路结构，当泄漏电流更大时，采用传统SA结构的读取时间将陡增，并且与本发明实施例所提供2SA电路结构相比，在相同泄漏电流的条件下读取时间都比较大。
(2)如图7所示，为16nm FinFET工艺下传统SRAM电路中，采用传统SA电路和本发明实施例所提供的2SA电路结构在不同工艺脚下承受位线泄漏电流的能力。由图7可以看出：在0.8V电源电压、27℃的仿真条件下，结果显示，在不同工艺下本发明实施例所提供的2SA电路结构相比于传统的SA电路在承受位线泄漏电流能力上皆有所提高，增加最大的是在SS工艺角下，2SA承受泄漏电流的能力增加了785％。
(3)如图8所示，为16nm FinFET工艺下传统SRAM电路中，采用传统的SA电路和本发明实施例所提供的2SA电路结构在最大泄漏电流，不同工艺脚下读取数据所需要的时间。由图8可以看出：在0.8V电源电压、27℃的仿真条件下，结果显示，在不同工艺下本发明实施例所提供的2SA电路结构相比于传统的SA电路在读取数据的时间上皆有所提高，读取时间最小减少了160％。
(4)如表1所示，为在0.8V电源电压、27℃的仿真条件下，本发明实施例所提供的2SA电路结构在不同位线泄漏，不同存储数据的情况下，2个SA的数据输出情况。
表1 2SA电路结构在不同位线泄漏，不同存储内容时，2个SA的输出数据变化情况
由表1可以看出：在0.8V电源电压、27℃的仿真条件下，结果显示，当存储单元为‘1’时，BL发生泄漏，第一灵敏放大器(SA1)的输出Q1＝1，第二灵敏放大器(SA3)输出Q2＝1。当存储单元为‘0’时，BL发生泄漏，Q1＝1，Q2＝0。当存储单元为‘1’时，BLB发生泄漏，Q1＝0，Q2＝1。当存储单元为‘0’时，BLB发生泄漏，Q1＝0，Q2＝0。
综上所述，本发明实施例能够有效的抵抗位线泄漏电流造成的影响，并且相对于现有技术中的SA结构，可以很大的降低数据读取的时间，增加SRAM的读取速度和稳定性。同时一定程度上也提高了SRAM抗位线泄漏电流的能力。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
技术特征：
1.一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，包括：第一与第二灵敏放大器、由传输门组成的第一与第二输出选择电路和一个电压跟随电路；其中，第一灵敏放大器、第一输出选择电路、电压跟随电路、第二输出选择电路及第二灵敏放大器依次连接，且传输门组成的输出选择电路还与第二灵敏放大器连接；
通过第一灵敏放大器对两条位线电压对比，输出的电压差信号会控制第一输出选择电路选择位线电压较高的一端与电压跟随电路相连接，其中，位线电压较高也即泄漏电流较小，同时，第一输出选择电路还将选择的位线电压输入至第二灵敏放大器的一个差分输入管；之后，被跟随的位线的电压经过电压跟随电路产生两个跟随电压并经过第二输出选择电路选择后，输出其中一个跟随电压至第二灵敏放大器的另一个差分输入管，所述第二灵敏放大器将位线电压与跟随电压进行比较，产生输出信号，完成数据读取。
2.根据权利要求1所述的一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，所述电压跟随电路包括：8个PMOS管，记为P0～P7，以及4个电容，记为C1～C4，其中：
PMOS管P0的栅极接信号P，源极接VDD；PMOS管P1的栅极接信号PR，源极接第一输出选择电路的输出信号V；电容C1的一端接PMOS管P0与PMOS管P1的漏极，另一端接PMOS管P2的漏极和PMOS管P3的源极；PMOS管P2的栅极接信号P，源极接PMOS管P4的漏极；PMOS管P3的栅极接信号PR，电容C3的两端分别接PMOS管P3的漏极和VSS；PMOS管P6的栅极接信号P，源极接VDD；PMOS管P5的栅极接信号PR，源极接第一输出选择电路的输出信号V；电容C2的一端接PMOS管P5与PMOS管P6的漏极和PMOS管P4的源极，另一端接PMOS管P7的源极；PMOS管P4的栅极接信号P，漏极接PMOS管P2的源极；PMOS管P7的栅极接信号PR，电容C4的两端分别接PMOS管P7的漏极和VSS；所述信号PR表示高电平信号，信号P表示低电平信号，PMOS管P3漏极的电压记为V2，PMOS管P7漏极的电压记为V1。
3.根据权利要求2所述的一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，电路操作分为如下三个阶段：位线预充阶段、泄漏电流检查阶段和数据读取阶段；其中：
位线预充阶段：在此阶段位线电压先被预充到电源电压，然后关闭预充电电路；此时位线上存在的泄漏电流会使位线电压下降，由于两根位线上泄漏电流不同，各自下降的电压也不同，从而形成由于泄漏电流造成的电压差；在此阶段，存储单元字线为低电压，存储单元未打开；
泄漏电流检查阶段：在形成一定大小的由于泄漏电流造成的电压差后，所述第一灵敏放大器打开，对位线电压差进行放大，根据电压差的极性不同，输出的信号会控制输出选择电路选择泄漏电流较小的一端与电压跟随电路相连接；在此阶段，存储单元依旧未打开；
数据读取阶段：根据第一灵敏放大器输出信号选择两条位线中泄漏电压较小的那条位线进行跟随并且把这条位线的电压作为第二灵敏放大器的输入电压；当存储单元字线电压升为高电压，存储单元打开，与存储单元中存储数据0的节点相连接的位线放电开始增加，此时放电电流为Ileakage0+Icell，其中，Ileakage0为位线的泄漏电流，Icell为位线放电电流；而与存储单元中存储数据1的节点相连接的位线的泄漏电流为Ileakage1；跟随电路输出跟随电压；根据存储单元存储内容选择是V1或V2作为跟随电压输出，位线放电到一定电压后，打开第二灵敏放大器，第二灵敏放大器将位线电压和跟随电压进行比较，产生输出信号，完成数据读取。
4.根据权利要求2或3所述的一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，跟随电压选择通过读0和读1来确定：当读0时，选择跟随电压V2与位线电压比较的结果作为输出，由于位线电压大于跟随电压V2，输出为0；当读1时，选择跟随电压V1与位线电压比较的结果作为输出，由于位线电压小于V1，输出为1。
技术总结
本发明公开了一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败，增强SRAM的稳定性同时降低了读延迟，提高了SRAM的读取速度。相比于现有技术中的SA电路，本方案提供的电路结构拥有更加稳定的性能，读数据所需要的时间在不同的位线泄漏电流下，变化不是很大，有很好的稳定性；并且在读取数据的时间上相比于现有技术中的SA电路，抗泄漏电流能力提高了412.8％，读取时间减少了290％。
技术研发人员：黎轩;王永俊;彭春雨;吴秀龙;蔺智挺;刘浩;王进凯
受保护的技术使用者：安徽大学
技术研发日：.11.28
技术公布日：.04.02
