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二、遇到的问题

1. 错误一：

# ** Fatal: (vsim-3693) The minimum time resolution limit (10fs) in the Verilog source is smaller than the one chosen for SystemC or VHDL units in the design. Use the vsim -t option to specify the desired resolution.

解决方案：修改timescale 10 ns / 1 ns，通常情况下timescale A /B，差一个时间单位，即 1 0 3 10^3 103

2. 错误二

Actual expression (function cal1 "SHL") of formal "Code_Fcw" 1is not globally static.

解决方案：将对应的VHDL文件改为VHDL-

modesim中操作方法为：

选中该文件右击，选择->properties。在弹出的页面点击 VHDL。出现如下图所示

选择use 1076-即可。

vivado中操作方法：

打开vivado中tools下的属性编辑器（property Editor）,然后在FILE_TYPE中选择VHDL 即可。

三、 参考资料：

【1】Vivado .01与Modelsim 10.07的联合仿真

【2】vidado .2与modelsim.2的安装、破解、联合仿真配置

【3】Mentor Graphics ModelSim .2 64位英文版安装教程

【4】vivado与modelsim的联合仿真

【5】vivado.3 与 modelsim联合仿真

【6】modelsimSE-64 10.6安装及与vivado联合教程