前言
本文为我自己的学习笔记，属于Cadence Virtuoso系列的进阶部分，采用的软件版本是Cadence Virtuoso IC617。其他文章请点击上方，看我制作的Cadence Virtuoso专栏内容。
前面的文章研究了带隙基准，这类电路一般应用于线性稳压器和ADC等电路中，本文将研究低压降 (LDO) 线性稳压器，采用CMOS标准工艺。
线性稳压器
理论原理
在电路应用中，我们怎样把5V电压降低到2.5V？最简单的方法就是电阻分压，在很多时候我们都采用如下图的电路，例如ADC采样之前的分压。
但是问题来了，我们现在设计的降压器，是需要带负载的，也就是需要当电源用的，那么就会出现下面图片的情况，使用恒定电阻分压的情况下，得不到想要的电压。
我们有什么办法解决这个问题？我们可以将R1换成可调电阻，那么当负载变化时，调整R1，也可以得到想要的电压。
电路原理
线性稳压器使用的正是上面提到的原理，只不过其中的可调电阻R1换成了晶体管，通过动态调整晶体管的导通状态，达到输出稳压的效果。可选用的晶体管如下表。
本文主要研究的CMOS工艺，所以选择了P-MOS。相对于三极管，有以下几个特点。
支持的最小输入输出压差较小，一般为0.1V-0.4V，而三极管会达到1V以上最大输出电流较小，一般不超过500mA，而三极管可以达到1A以上静态电流较小，适用于低功耗场合
那么，采用P-MOS晶体管作为功率调整管的线性稳压器可以被称为低压降 (LDO) 线性稳压器，因为其支持的最小输入输出压差较小。例如当最小压差为0.3V时，若要输出1.8V，输入只需要大于等于2.1V即可，而采用三极管的线性稳压器需要输入大于2.8V（最小压差为1V时）。
采用P-MOS晶体管的电路原理图如下。其中运算放大器一端采集输出电压，然后和Vref做比较，输出信号经过一个缓冲器，去控制P-MOS。
设计过程
本次设计采用的MOS都为3.3V耐压值的器件，之前的都为1.8V耐压值的器件，所以gmoverid的曲线需要重新得出，在原来的原理图中改动即可，这个比较简单。
运放设计
在之前设计带隙基准时，使用的是P-MOS作为输入管的折叠共源共栅电路结构。在本次设计中，将使用N-MOS作为输入管的折叠共源共栅电路结构，以降低对电源电压的依赖。
同样设计支路电流为5uA，由于3.3V器件的效率较低，运放的增益为最重要的指标，所以设计输入管的gm/id=16，电流镜的gm/id=8。
在3pF的负载下，设计出来的运放的性能参数。
缓冲器设计
因为运放直接驱动功率晶体管需要耗费较大的芯片面积和电流，所以加入一个缓冲器，让缓冲器去驱动驱动功率晶体管，同时可以增加瞬态响应性能。
缓冲器使用源跟随器来实现。当然，本次使用的是P-MOS，而不是图里的N-MOS。
功率管设计
对于功率管来说，要想时其流过更大的电流，其W就要变大。在设计功率管的时候，L可以取最小值，而W需要取大。本次设计电流为100mA，经过仿真，得到的功率管尺寸为，L=300nm，W=100um，Multiplier=12。
动态调整管设计
如下原理图。左边的P-MOS和电阻构成了缓冲器，右边的P-MOS为功率管。在中间加入一个二极管连接的P-MOS，尺寸不用太大，起到一个动态调整的作用。
仿真结果
Vref为1.2V，将分压电阻设置成1：2的关系，计划得到1.8V的输出电压，最大输出电流100mA。设置输出电容为4.7uF。
直流仿真
先测试电源电压和输出的关系。在输出电流10mA时，电源电压达到2.1V时，能正常输出1.8V的电压，也就是电压差为0.3V。而在输出电流为100mA时，压差达到了1.1V。在50mA时，线性调整率为0.3%。
在1.8V输出状态下，最大输出110mA电流，留了10mA的余量。得到负载调整率为0.2%。
瞬态仿真
负载调整响应
测试负载调整响应，将左边的直流源负载，换成右边的脉冲负载，设置好电流和周期，做瞬态仿真。
当电路从0电流跳变到50mA时，稳压的时间约为5us。
线性调整响应
测试线性调整响应，将VDD的电压源上添加一个电压脉冲源，设置好电流和周期，做瞬态仿真。电源电压从5V跳变至3V，观察输出的下冲，稳定时间约5us。
交流仿真
给VDD的直流源添加一个AC幅度，观察电源抑制比。可以看到随着输出电流的增加，性能在恶化。
