东北大学秦皇岛分校东北大学秦皇岛分校 计算机与通信工程学院计算机与通信工程学院 计算机组成原理计算机组成原理课程设计课程设计 指令系统及专用寄存器设计指令系统及专用寄存器设计 专业名称 计 算 机 科 学 与 技 术 班级学号 2153315 学生姓名 蓝 孝 堂 指导教师 王 和 兴 设计时间 .12.18-.12.29 课程设计任务书课程设计任务书 专业：专业：计算机科学与技术计算机科学与技术 学号学号：：2153315 学生姓名：学生姓名：蓝孝堂蓝孝堂 设计题目：设计题目： 一、设计实验条件一、设计实验条件 硬件：PC 机 软件：Xilinx ISE ModelSim 编程语言：VHDL 二、设计任务及要求二、设计任务及要求 1. 4、23、29、42 号指令的设计； 2. 输出寄存器 OUT；堆栈寄存器 ST； 3. 带异步清零和计数使能的 8 位二进制计数。 三、设计报告的内容三、设计报告的内容 1.设计题目与设计任务设计题目与设计任务 1、16 位模型机设计－指令系统及计数器设计 表 1 指令编号 指令助记符 机器码 指令功能 涉及的硬件 4 DEC R? 000011XX R?中内容自减 1 A, DBUS, W, R, ALU, F 23 AND A, MM 010110XX 累加器 A“与”存储器 MM 地址的值 PC, MAR, EM, W, A,ALU, F 29 MOV A, R? 011100XX 将寄存器 R?的值送到累 加器 A 中 R, DBUS, W, A 42 JZ MM 101001XX 当零标志R_Z=1时,跳转 到 MM 地址 PC,MAR,EM,ABUS, 2、模型机硬件设计：输出寄存器 OUT ，堆栈寄存器 ST 3、逻辑电路设计：带异步清零和计数使能的 8 位二进制计数器 2.2.前言前言(绪论)(绪论) 经过了本学期计算机组成与原理的学习，学得计算机系统各模块的工作原理以及相互联 系的认识，同时进行一段时间的 VHDL 语言的学习，最终来进行本次课程设计实验，同时 在进行课设过程中了解该模拟调试工具以及各种寄存器特点。 3.设计主体设计主体 【系统设计】【系统设计】 整机逻辑结构框图 图 1 芯片引脚： 图 2 cpu 逻辑结构框图： 图 3 【设计指令系统】【设计指令系统】 1 1、、 指令系统设计指令系统设计 第第 4 4 条指令条指令：DEC R? 指令类型：算术运算指令 寻址方式：寄存器直接寻址 第第 2323 条指令：条指令：AND A, MM 指令类型：逻辑运算指令 寻址方式：存储器直接寻址 第第 2929 条指令：条指令：MOV A, R? 指令类型：数据传送指令 寻址方式：寄存器直接寻址 第第 4242 条指令：条指令：JZ MM 指令类型：程序跳转类指令 寻址方式：存储器直接寻址 2、微操作控制信号、微操作控制信号 1、XRD ： 外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。 2、EMWR： 程序存储器 EM 写信号。 3、EMRD： 程序存储器 EM 读信号。 4、PCOE： 将程序计数器 PC 的值送到地址总线 ABUS 上(MAR)。 5、EMEN： 将程序存储器 EM 与数据总线 DBUS 接通，由 EMWR 和 EMRD 决定是将 DBUS 数据 写到 EM 中，还是从 EM 读出数据送到 DBUS。 6、IREN： 将程序存储器 EM 读出的数据打入指令寄存器 IR。 7、EINT： 中断返回时清除中断响应和中断请求标志，便于下次中断。 8、ELP： PC 打入允许，与指令寄存器 IR3、IR2 位结合，控制程序跳转。 9、FSTC：进位置 1，CY=1 10、FCLC：进位置 0，CY=0 11、MAREN：将地址总线 ABUS 上的地址打入地址寄存器 MAR。 12、MAROE：将地址寄存器 MAR 的值送到地址总线 ABUS 上。 13、UTEN：将数据总线 DBUS 上数据送到输出端口寄存器 OUT 里。 14、STEN： 将数据总线 DBUS 上数据存入堆栈寄存器 ST 中。 15、RRD： 读寄存器组 R0-R3，寄存器 R?的选择由指令的最低两位决定。 16、RWR： 写寄存器组 R0-R3，寄存器 R?的选择由指令的最低两位决定。 17、CN： 决定运算器是否带进位移位，CN=1 带进位，CN=0 不带进位。 18、FEN： 将标志位存入 ALU 内部的标志寄存器。 19、WEN： 将数据总线 DBUS 的值打入工作寄存器 W 中。 20、AEN： 将数据总线 DBUS 的值打入累加器 A 中。 21-23:X2~ X0 ： X2、X1、X0 三位组合来译码选择将数据送到 DBUS 上的寄存器。 24-26:S2~ S0 ： S2、S1、S0 三位组合决定 ALU 做何种运算。 3、、指令执行流程指令执行流程 表 2 编号 助记符 功能 机器 码 周期 总数 CT 节拍 数 微操作 控制信号 涉及 的硬 件 1 _FATCH_ 取指令 0000 00XX 010 T2 PC→MAR PCOE MAREN PC, MAR , EM, W , IR T1 EM→W EMEN EMRD WEN T0 W→IR PC + 1 IREN 4 DEC R? R?中内容 自减 1 0000 11XX 100 T4 1→W R?→DBUS→A WEN RRD AEN W R? DBUS A ALU T3 A-W→ALU→ DBUS→R? AEN S() 23 AND A, MM 累加器 A “与”存 储器MM地 址的值 0101 10XX 101 T5 PC→MAR PCOE MAREN PC, MAR, EM, W, A,ALU , F T4 EM→DBUS→W PC+1→PC EMRD EMEN WEN T3 A+W→ALU→F ALU→A FEN AEN 29 MOV A, R? 将寄存器 R?的值送 到累加器 A 中 0111 00XX 100 T4 R?→DBUS→W RRD WEN R? DBUS W A T3 W→A AEN 42 JZ MM 当零标志 R_Z=1 时, 跳转到 MM 地址 1010 01XX 101 或 011 T5 若 Z=1，则 PC MAR EM W DBUS PC→MAR PCOE MAREN PC MAR EM W DBUS T4 EM→W EMRD EMEN WEN T3 W→DBUS →PC ELP T3 否则：PC＋１ →PC PC 指令执行流程图指令执行流程图 DEC R? AND A,MM MOV A,R? JZ MM Z=1 Y N T5 T5 T4 T4 T4 T3 T3 T3 T3 图 4 1→W R?→DBUS→A A-W→ALU→ DBUS→R? A+W→ALU→F ALU→A EM→DBUS→W PC+1→PC PC→MAR R?→DBUS→W W→A PC→MAR EM→W W→DBUS→PC PC ＋ １ →PC 【模型及实现模型及实现((输出寄存器输出寄存器 O OUTUT)) 】 1、设计构思、设计构思 引脚：八个并行输入端口 一个输出端口 时钟信号控制引脚 时钟信号禁止端 移位装载控制 复位 功能：数据并行的输入，串行的输出 实现所谓的并串变化 输入引脚 ：a,b,c,d,e,f,g,h 8 位并行输入信号 se 串行输入信号 输出引脚：q 串行输出信号 控制引脚： clk 时钟信号 fe 时钟信号禁止端 s1 移位装载控制端 reset 复位信号 表 3 CLK reset fe S1 q ↑上升沿有效 0 复位 - - 00000000 1 1 - 00000000 0 0 依次装载 1 移位装载 2 2、、VHDLVHDL 源程序设计过程源程序设计过程 包括三个部分，即库和程序包调用、实体部分、结构体部分 程序包调用：LIBRARY ieee;use ieee.std_logic_1164.all; 实体部分一般格式： entity 实体名 is 类型参数说明 端口说明 end 实体名 注意：实体名与保存的源文件名相同 结构体部分一般格式： Architecture 结构体名 of 实体名 is 定义语句 Begin 并行处理语句 End 结构体名 逻辑电路图逻辑电路图 图 5 图 6 图 7 图 8 波形波形测试测试 图 9 3 3、、VDHLMVDHLM 描述如下描述如下 LIBRARY ieee; use ieee.std_logic_1164.all; entity reg is port(reset,s1,clk,a,b,c,d,e,f,g,h:in std_logic; q:out std_logic_vector(7 downto 0)); end reg; architecture behave of reg is signal tmpreg8:std_logic_vector(7 downto 0); begin process(clk,reset,s1) begin if(reset=0) then tmpreg8 reset, en = en, q = q, bout = bout ); -- Clock process definitions clk_process :process begin clk = 0; wait for clk_period/2; clk = 1; wait for clk_period/2; end process; -- Stimulus process stim_proc: process begin --hold reset state for 100 ns. -- wait for 100 ns; reset=1; en =1; -- insert stimulus here wait; end process; END; 四、四、心得体会心得体会 在本次课程设计过程开始时，熟悉 ISE 和 Modelsim 的过程时非常艰难，起初在配置 环境的时候更为艰难，在熟悉的过程中，制图以及生成波形图的过程时在根据所发的文件中 逐渐学会，而 VHDL 语言的学习也成为了当时的难点之一，在经过了五天的学习之后，学会了 关于该语言的一些基本用法，之后主要做的便是设计硬件，画图制作，在这个过程中主要的 问题是对很多芯片的不了解，因此用到了上个学期所学习到的数字电子技术的相关知识，可 谓这次的课程设计也加深了对过去知识的复习与理解。 总的来说，这次的课程设计，加强了我的动手、思考和解决问题的能力。巩固和加深了 对寄存器的理解，提高综合运用所学知识解决问题的能力。培养了我们选用参考书，查阅手 册及文献资料的能力。培养独立思考，深入研究，分析问题、解决问题的能力。通过 ISE 软 件的使用，让我们对其中的原理能清楚的掌握，让我更加了解到计算机组成原理的重要性。 以及它对我们专业的发展发挥的作用。对我们而言，知识上的收获很重要，但精神上的丰收 更加可喜。同时在做课程设计时要能够从多方面去考虑，去研究，用多种方法去实现要求。 此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题，出现差错的随机应 变，这些都让我受益非浅，今后的制作应该能够更轻松，自己也都能够解决并高质量的完成 项目。 五、参考资料五、参考资料 [1] 袁静波，丁顺利，宋欣，王和兴 计算机组成与结构 [2] 阎石 数字电子技术基础 [3] 百度文库 六六、设计时间与安排、设计时间与安排 1、设计时间：、设计时间： 2 周 2、设计时间安排：、设计时间安排： 熟悉实验设备、收集资料： 3 天 设计图纸、实验、计算、程序编写调试： 5 天 编写课程设计报告： 2 天 答辩： 1 天
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