来自群友的疑难杂症(加杨老师V信:PCB206 可入群):PCIE5.0都发布了,杨老师是不是该分享点什么?这样群友在后面遇到PCIE5.0的高速PCB设计时,不会遇到个措手不及。
PCI Express 5.0的正式版规范已经发布了,这个大家应该都知道了吧,如果没有这个规范又需要的,可以联系杨老师(Johnnyyang206),现在我们就来讨论下PCIE在高速PCB设计上会有哪些挑战?这里只是讨论,分享,并不是指导的规范性设计指导书,不用于指导设计,只是参考,所以全篇只能你自己得出结论,杨老师没有结论。
开篇先欣赏下一些图片吧
下面进入有哪些挑战吧。
其一:高速板材需要吗?
首先我们得弄明白,什么情况下需要高速板材?简而言之就是当信号速率高,走线长,损耗较大,使用普通材料已经没有裕量或者裕量不多时,请考虑选择高速板材。当然高速板材得使用考虑还是有诸多因素,了解板材电性能、热性能、可靠性等。并合理使用层叠,设计出一块可靠性高、加工性好的产品,各种因素的考量达到最佳化。
一般高速板材可以从以下方面考虑:1,可制造性,比如低损耗、耐CAF/耐热性及机械韧(粘)性(可靠性好)2,与产品匹配得各种性能,如稳定的Dk/Df参数(随频率及环境变化系数小) 3,材料厚度及胶含量公差小(阻抗控制好) 4,低铜箔表面粗糙度(减小损耗) 5,尽量选择平整开窗小的玻纤布(减小skew和损耗) 6,用一般的制程即可加工(加工性好) 7,材料可及时获得性,提前备料 8,法律法规允许,比如环保要求 9,成本因素,看产品的价格敏感程度,是消费类产品,还是通讯、医疗、工业、军工类的应用等。
那对于PCIE 5.0来说是否需要高速板材了?
其实在PCIE 4.0的时候就已经用到了高速板材;另外从DF上看,Df介于0.01~0.005电路板材比较适合上限为10Gb/S数字电路;Df介于0.005~0.003电路板材比较适合上限为25Gb/S数字电路;Df不超过0.0015的电路板材比较适合50Gb/S甚至更高速数字电路。对于普通板材来说似乎不满足。
我们来看一组图片
其二:阻抗怎么控?
在前面的高速设计中,PCIE差分确实有控过85欧姆,100欧姆,到了PCIE5.0,阻抗到底控多少了,我们先来看看PCIE 5.0发布的新规范,我们找到这样一条:
The impedance targets for the Rx tolerancing interconnect environment are 100 Ω differential and 50 Ω single-ended
for the 2.5, 5.0, and 8.0 GT/s channels and 85 Ω differential and 42.5 Ω single-ended for the 16.0 GT/s and 32.0 GT/s channels; the impedance tolerance should be maintained within ±5% or better.
规范中的这段话显示了在PCIE1.0 2.0 3.0中我们采用的单线50欧姆,差分100欧姆,但是到了PCIE 4.0 5.0我们就采用了单线42.5欧姆,差分85欧姆。而且要特别注意一点,阻抗公差控制不是在+-10%,要求最好在+-5%,保证PCB阻抗的平滑。
其三:PCIe可以走多长?走带状线还是微带线?
具体的长度这个影响的因素还是比较多的,我们不能用具体的数值来规定走线长度,毕竟这是不准确的。即使之前有设计工程师说一般10G走6inch没问题之类的话也不是很恰当。芯片的驱动,不同的协议,不同的板材,微带线走线还是带状线走线等都关系着走线的长度。
SoChannel simulation to find length is the only compliance test. 所以通道仿真才是确定走线长度的王道。
确定不了长度,但是我们可以看看规范中要求的损耗
对于Gen5速度,Microstrip has higher loss and XTALK。微带线具有更高的损耗和串扰,并且在阻抗控制,铜表面粗糙度,和模式转换方面比带状线差。
其四:连接器的选择优化?
1,对于标准连接器,我们可以遵循PCIe CEM规范
2,那如果是非标准连接器:我们如何知道PCIe连接器是否符合CEM这个也是个难点。
推荐方式一:通道仿真,PCIe基本规格要求所有非标准连接器“俘获信道”使用全链路仿真以实现一致性,推荐方式二:比较器件的各种指标。
3, 连接器上的部分优化
其五:其它高速上的挑战。
1,优化过孔stub减少反射,比如合理的选择层叠方式及走线,使stub最短,比如使用微孔或者背钻减少stub,过孔的优化仿真来减少过孔处阻抗的不匹配等。
2,用低损耗和反射的cable。
3,AC交流耦合电容放置的位置和优化,如下图在AIC设计中
4,我们也来看看中在AIC设计上的其他优化
布线处理:
打孔方式:
原创作者:杨老师